JPH02112769A - Ｓ／ｎ測定器 - Google Patents
Ｓ／ｎ測定器Info
- Publication number
- JPH02112769A JPH02112769A JP26420488A JP26420488A JPH02112769A JP H02112769 A JPH02112769 A JP H02112769A JP 26420488 A JP26420488 A JP 26420488A JP 26420488 A JP26420488 A JP 26420488A JP H02112769 A JPH02112769 A JP H02112769A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- band
- pass filter
- filter
- linear phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims 1
- 238000003379 elimination reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳ／Ｎ測定器に関し、特に、入力信号を信号成
分と雑音成分に分離する回路構成に関するものである。
分と雑音成分に分離する回路構成に関するものである。
従来のＳ／Ｎ測定器は、第２図に示すように、互いに逆
特性となる帯域通過フィルタ１．帯域除去フィルタ２の
２つのフィルタおよび除算器３により構成されている。
特性となる帯域通過フィルタ１．帯域除去フィルタ２の
２つのフィルタおよび除算器３により構成されている。
このような構成のＳ／Ｎ測定器は、入力端子Ｔｌ上の雑
音を含む入力信号Ｘ（ｎｌを、帯域通過フィルタ１の出
力ラインＬ１および帯域除去フィルタ２の出力ラインＬ
２に信号成分ｙ （ｎ）および雑音成分ｙ ’ （ｎ）
として分離出力し、除算器３により信号成分ｙ （ｎ）
と雑音成分ｙ’（ｎｌの比を求めることにより、Ｓ／Ｎ
比信号ｚ （ｎ）を出力端子Ｔ２に得る。
音を含む入力信号Ｘ（ｎｌを、帯域通過フィルタ１の出
力ラインＬ１および帯域除去フィルタ２の出力ラインＬ
２に信号成分ｙ （ｎ）および雑音成分ｙ ’ （ｎ）
として分離出力し、除算器３により信号成分ｙ （ｎ）
と雑音成分ｙ’（ｎｌの比を求めることにより、Ｓ／Ｎ
比信号ｚ （ｎ）を出力端子Ｔ２に得る。
上述した従来のＳ／Ｎ測定器の回路では、第２図に示す
ように、独立した２つのフィルタ１． ２を設ける必要
があり、全体の回路規模が大きくなるという欠点があっ
た。
ように、独立した２つのフィルタ１． ２を設ける必要
があり、全体の回路規模が大きくなるという欠点があっ
た。
（課題を解決するための手段〕
このような欠点を除去するために本発明は、雑音を含ん
だ入力信号をフィルタにより信号と雑音に分離してＳ／
Ｎ比の測定を行なうＳ／Ｎ測定器において、乗算器、加
算器、遅延器から成るＮタップ直線位相ＦＩＲ型帯域通
過フィルタと減算器とを設けるようにしたものである。
だ入力信号をフィルタにより信号と雑音に分離してＳ／
Ｎ比の測定を行なうＳ／Ｎ測定器において、乗算器、加
算器、遅延器から成るＮタップ直線位相ＦＩＲ型帯域通
過フィルタと減算器とを設けるようにしたものである。
本発明によるＳ／Ｎ測定器のＮタップ直線位相ＦＩＲ型
帯域通過フィルタは、帯域通過フィルタを実現して入力
信号の信号成分を取り出し、減算器により帯域通過フィ
ルタの出力信号と（Ｎ−１）７２段の遅延器出力信号と
の差をとることにより帯域除去フィルタを実現して入力
信号の雑音成分を取り出す。
帯域通過フィルタは、帯域通過フィルタを実現して入力
信号の信号成分を取り出し、減算器により帯域通過フィ
ルタの出力信号と（Ｎ−１）７２段の遅延器出力信号と
の差をとることにより帯域除去フィルタを実現して入力
信号の雑音成分を取り出す。
第１図は、本発明によるＳ／Ｎ測定器の一実施例を示す
系統図である。同図において、４はＮタップ直線位相Ｆ
ＩＲ型帯域通過フィルタ、５は乗算器、６は加算器、７
は遅延器、８は減算器であり、第１図において第２図と
同一部分又は相当部分には同一符号が付しである。
系統図である。同図において、４はＮタップ直線位相Ｆ
ＩＲ型帯域通過フィルタ、５は乗算器、６は加算器、７
は遅延器、８は減算器であり、第１図において第２図と
同一部分又は相当部分には同一符号が付しである。
出力信号ｙ（ｎ）は、係数ｈｏ〜ｈＮ−１の乗算器５゜
加算器６．伝達関数Ｚ−１の遅延器で構成されるＮタッ
プ直線位相ＦＩＲ型帯域通過フィルタ４の出力信号であ
り、次式で表わされる。
加算器６．伝達関数Ｚ−１の遅延器で構成されるＮタッ
プ直線位相ＦＩＲ型帯域通過フィルタ４の出力信号であ
り、次式で表わされる。
ｙ（ｎ）＝ｂｏｘ（ｎ）＋ｈ＋ｘ（ｎ−１）＋ ・・・
・・＋ｈ Ｎ−Ｉ Ｘ （ｎ−（Ｎ−１）） ＝Σｈ
） ｘ （ｎ−ｊ）・ ・ ・ ・（１） その伝達関数は、 Ｈ（Ｚ） ＝ Ｙ （Ｚ） ／ Ｘ （Ｚ） ＝Σｈｊ
Ｚ−’ ・−−・（２）となり、帯域通過フィルタ特性
を得ることができる。
・・＋ｈ Ｎ−Ｉ Ｘ （ｎ−（Ｎ−１）） ＝Σｈ
） ｘ （ｎ−ｊ）・ ・ ・ ・（１） その伝達関数は、 Ｈ（Ｚ） ＝ Ｙ （Ｚ） ／ Ｘ （Ｚ） ＝Σｈｊ
Ｚ−’ ・−−・（２）となり、帯域通過フィルタ特性
を得ることができる。
また、減算器８によりＮタップ直線位相ＦＩＲ型帯域通
過フィルタ４の出力信号）＋ （ｎ）と（Ｎ−１）／２
（第１図ではｉ＝ （Ｎ−１）／２）段の遅延器５の出
力信号ｘ （ｎ−ｉ） ＝ ｘ （ｎ−（Ｎ−１）／２
）との差をとったものを）ｌ ’ （ｎ）とすると、ｙ
’ （（１）＝ ｘ（ｎ−（Ｎ−１）／２） ）’
（ｎ） ・・・・［３）と表わされ、その伝達関数は、 Ｈ’ （Ｚ）＝ Ｙ ’ （Ｚｌ／Ｘ（Ｚ）＝ Ｚ−”
−’）”−Ｈ（Ｚ）・・・・（４） となり、帯域通過フィルタの逆特性の帯域除去フィルタ
特性を得ることができる。
過フィルタ４の出力信号）＋ （ｎ）と（Ｎ−１）／２
（第１図ではｉ＝ （Ｎ−１）／２）段の遅延器５の出
力信号ｘ （ｎ−ｉ） ＝ ｘ （ｎ−（Ｎ−１）／２
）との差をとったものを）ｌ ’ （ｎ）とすると、ｙ
’ （（１）＝ ｘ（ｎ−（Ｎ−１）／２） ）’
（ｎ） ・・・・［３）と表わされ、その伝達関数は、 Ｈ’ （Ｚ）＝ Ｙ ’ （Ｚｌ／Ｘ（Ｚ）＝ Ｚ−”
−’）”−Ｈ（Ｚ）・・・・（４） となり、帯域通過フィルタの逆特性の帯域除去フィルタ
特性を得ることができる。
以上より、入力端子ＴＩに雑音を含んだ人力信号Ｘ （
ｎ）を加えると、帯域通過フィルタの出力信号３ｒ （
ｎ＋にはその信号成分、帯域除去フィルタの出力信号ｙ
’ （ｎ）には雑音成分をそれぞれ取り出すことができ
、除算器３により信号成分ｙ（ｎ）と雑音成分ｙ’ ｔ
ｎ＋の比を求めることにより、Ｓ／Ｎ比を測定すること
ができる。
ｎ）を加えると、帯域通過フィルタの出力信号３ｒ （
ｎ＋にはその信号成分、帯域除去フィルタの出力信号ｙ
’ （ｎ）には雑音成分をそれぞれ取り出すことができ
、除算器３により信号成分ｙ（ｎ）と雑音成分ｙ’ ｔ
ｎ＋の比を求めることにより、Ｓ／Ｎ比を測定すること
ができる。
次に、−例として、８ｋＨｚサンプリング、Ｎ＝３３タ
ップの直線位相ＦＩＲ型帯域通過フィルタの係数ｈｊ（
ｊ＝０〜３２）を求めてシミュレーションを行なった結
果について述べる。
ップの直線位相ＦＩＲ型帯域通過フィルタの係数ｈｊ（
ｊ＝０〜３２）を求めてシミュレーションを行なった結
果について述べる。
まず、帯域通過フィルタの周波数特性を第３図に、さら
に（４）式より求めた帯域除去フィルタの周波数特性を
第４図にそれぞれ示す。第３図および第４図において、
縦軸は損失、横軸は周波数である。これより、帯域通過
フィルタと減算器の構成だけで、帯域通過フィルタ特性
の逆特性となる帯域除去フィルタ特性が実現できている
ことがわかる。
に（４）式より求めた帯域除去フィルタの周波数特性を
第４図にそれぞれ示す。第３図および第４図において、
縦軸は損失、横軸は周波数である。これより、帯域通過
フィルタと減算器の構成だけで、帯域通過フィルタ特性
の逆特性となる帯域除去フィルタ特性が実現できている
ことがわかる。
次に、入力信号ｘ （ｎ）として第５図に示す１ｋＨｚ
正弦波（ＯｄＢｍＯ）と雑音（−３０ｄＢｍＯ）の混合
波形（デジタル信号の最大値を３．１７ｄＢｍｏとする
）の信号を人力した時の時間応答として、（１１式より
求めた帯域通過フィルタ出力信号ｙ（ｎ）を第６図に、
また（３）式より求めた帯域除去フィルタ出力信号）ｌ
’ （ｎ）を第７図にそれぞれ示す。第５図〜第７図
において、縦軸はレベル、横軸は時間であり、８ｋＨｚ
で２００サンプルした場合を示す。
正弦波（ＯｄＢｍＯ）と雑音（−３０ｄＢｍＯ）の混合
波形（デジタル信号の最大値を３．１７ｄＢｍｏとする
）の信号を人力した時の時間応答として、（１１式より
求めた帯域通過フィルタ出力信号ｙ（ｎ）を第６図に、
また（３）式より求めた帯域除去フィルタ出力信号）ｌ
’ （ｎ）を第７図にそれぞれ示す。第５図〜第７図
において、縦軸はレベル、横軸は時間であり、８ｋＨｚ
で２００サンプルした場合を示す。
これより、雑音を含んだ入力信号をフィルタ出力信号ｙ
（ｎ）、 ）” （ｎ）として分離出力でき、従って
、信号成分、雑音成分として分離して取り出すことがで
きる。
（ｎ）、 ）” （ｎ）として分離出力でき、従って
、信号成分、雑音成分として分離して取り出すことがで
きる。
以上説明したように本発明によるＳ／Ｎ測定器は、Ｎタ
ップ直線位相ＦＩＲ型帯域通過フィルタと減算器とを設
けたことにより、帯域通過フィルタと帯域除去フィルタ
の両方を実現でき、帯域除去フィルタ回路が不要となり
、全体の回路規模を小さくできる効果がある。
ップ直線位相ＦＩＲ型帯域通過フィルタと減算器とを設
けたことにより、帯域通過フィルタと帯域除去フィルタ
の両方を実現でき、帯域除去フィルタ回路が不要となり
、全体の回路規模を小さくできる効果がある。
第１図は本発明によるＳ／Ｎ測定器の一実施例を示す系
統図、第２図は従来のＳ／Ｎ測定器を示す系統図、第３
図は帯域通過フィルタの特性を示す周波数特性図、第４
図は帯域除去フィルタの特性を示す周波数特性図、第５
図は雑音を含んだ入力信号の波形の例を示す波形図、第
６図は第５図の入力信号を入力したときの帯域通過フィ
ルタ出力信号の波形を示す波形図、第７図は第５図の人
力信号を入力したときの帯域除去フィルタ出力信号の波
形を示す波形図である。 ３・・・除算器、４・・・Ｎタップ直線位相ＦＩＲ型帯
域通過フィルタ、５・・・乗算器、６・・・加算器、７
・・・遅延器、８・・・減算器、Ｔｌ・・・入力端子、
Ｔ２・・・出力端子、Ｌｌ、Ｌ２・・・出力ライン。 特許出願人 日本電気株式会社 宮城日本電気株式会社
統図、第２図は従来のＳ／Ｎ測定器を示す系統図、第３
図は帯域通過フィルタの特性を示す周波数特性図、第４
図は帯域除去フィルタの特性を示す周波数特性図、第５
図は雑音を含んだ入力信号の波形の例を示す波形図、第
６図は第５図の入力信号を入力したときの帯域通過フィ
ルタ出力信号の波形を示す波形図、第７図は第５図の人
力信号を入力したときの帯域除去フィルタ出力信号の波
形を示す波形図である。 ３・・・除算器、４・・・Ｎタップ直線位相ＦＩＲ型帯
域通過フィルタ、５・・・乗算器、６・・・加算器、７
・・・遅延器、８・・・減算器、Ｔｌ・・・入力端子、
Ｔ２・・・出力端子、Ｌｌ、Ｌ２・・・出力ライン。 特許出願人 日本電気株式会社 宮城日本電気株式会社
Claims (1)
- 雑音を含んだ入力信号をフィルタにより信号と雑音に分
離してＳ／Ｎ比の測定を行なうＳ／Ｎ測定器において、
乗算器、加算器、遅延器から成るＮタップ直線位相ＦＩ
Ｒ型帯域通過フィルタと減算器とを備え、前記Ｎタップ
直線位相ＦＩＲ型帯域通過フィルタは、帯域通過フィル
タを実現して入力信号の信号成分を取り出し、前記減算
器により前記帯域通過フィルタの出力信号と（Ｎ−１）
／２段の遅延器出力信号との差をとることにより帯域除
去フィルタを実現して入力信号の雑音成分を取り出すこ
とを特徴とするＳ／Ｎ測定器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26420488A JPH02112769A (ja) | 1988-10-21 | 1988-10-21 | Ｓ／ｎ測定器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26420488A JPH02112769A (ja) | 1988-10-21 | 1988-10-21 | Ｓ／ｎ測定器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112769A true JPH02112769A (ja) | 1990-04-25 |
Family
ID=17399934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26420488A Pending JPH02112769A (ja) | 1988-10-21 | 1988-10-21 | Ｓ／ｎ測定器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112769A (ja) |
-
1988
- 1988-10-21 JP JP26420488A patent/JPH02112769A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920022832A (ko) | 에코 제거 시스템 | |
| KR900015447A (ko) | 샘플링레이트 변환장치 | |
| JP3223188B2 (ja) | 積の数を減らすことによりディジタルフィルタバンクの電力消費を減らす方法 | |
| KR960011419B1 (ko) | 복소 필터 장치 | |
| JPH02112769A (ja) | Ｓ／ｎ測定器 | |
| Kwan | A multi-output second-order digital filter structure for VLSI implementation | |
| JPS58215698A (ja) | 音声合成装置 | |
| US6332151B1 (en) | Time discrete filter | |
| JPH0620253B2 (ja) | カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路 | |
| JPS639683B2 (ja) | ||
| Galand et al. | Quadrature mirror filters with perfect reconstruction and reduced computational complexity | |
| JPS6229219A (ja) | アナログ信号の標本化回路 | |
| KR0113717Y1 (ko) | 주파수 왜곡 보상장치 | |
| JPH02117204A (ja) | ディジタルチャンネルデバイダ | |
| GB2145306A (en) | Filter arrangement | |
| Yoshida et al. | Reduction of Circuit Scale for General Maximally Flat FIR Digital Filters | |
| SU1179520A1 (ru) | Устройство дл нерекурсивной цифровой фильтрации (его варианты) | |
| GB2159014A (en) | Switched capacitor filter | |
| Rosenbaum et al. | Two-channel linear-phase FIR filter banks utilizing the frequency response masking approach | |
| KR100195220B1 (ko) | 저역통과 iir 필터의 설계방법 및 이에 적합한저역통과iir필터 | |
| JPS63276910A (ja) | 定遅延フィルタ | |
| JPS6229214A (ja) | 自己相関フイルタの設計方法 | |
| Xi-Ren et al. | An approach to the design of IIR Hilbert transformers | |
| JPS63256009A (ja) | ト−ン制御回路 | |
| JPH04334111A (ja) | ディジタル・パラメトリック・イコライザ回路 |