JPH02111067A - Master slice - Google Patents
Master sliceInfo
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- JPH02111067A JPH02111067A JP26507288A JP26507288A JPH02111067A JP H02111067 A JPH02111067 A JP H02111067A JP 26507288 A JP26507288 A JP 26507288A JP 26507288 A JP26507288 A JP 26507288A JP H02111067 A JPH02111067 A JP H02111067A
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Classifications
-
- H01L27/118—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の概要］
集積回路製作時間の一層の短縮化を図ったマスタスライ
ス特にその配線部に関し、
３層配線の最上層配線のみで好みのＩＣを作成できるマ
スタスライスの配線領域の構造を提供することを目的と
し、
チップ上でベーシックセル領域と配線領域が交互に並び
、ベーシックセル領域の基板中にはトランジスタパター
ンが形成され、基板上には１層目配線、２層目配線、基
板と１層目配線を結ぶコンタクトホール、１層目配線と
２層目配線を結ぶ第１のビアホール、および２層目配線
と３層目配線を結ぶ第２のビアホールが形成されていて
、３層目配線のみで所望回路の形成が可能なマスタスラ
イスにおいて、該配線領域には、これを水平方向に横断
して延び、中間で３層目配線により接続／切離が可能な
１層目配線と、該１層目配線に沿って延び、両端に第２
のビアホールが形成された長い２層目配線および短い２
層目配線と、一端に第１のビアホールがまた他端に第２
のビアホールが形成されて前記接続／切離用の垂直方向
に延びる短い２層目配線を各複数本設け、ベーシックセ
ル領域上には、これを水平方向に横断して延びる１層配
線と、両端に第２のビアホールが形成され、１層目配線
上を延びる長い２層目配線を設けるよう構成する。[Detailed Description of the Invention] [Summary of the Invention] A master slice that further shortens integrated circuit production time, especially regarding its wiring part, is a master slice that allows you to create your desired IC using only the top layer wiring of three-layer wiring. The purpose is to provide a structure for the wiring area.Basic cell areas and wiring areas are arranged alternately on the chip, a transistor pattern is formed in the substrate of the basic cell area, and the first layer wiring, second layer wiring, etc. are formed on the substrate. A layer wiring, a contact hole connecting the substrate and the first layer wiring, a first via hole connecting the first layer wiring and the second layer wiring, and a second via hole connecting the second layer wiring and the third layer wiring are formed. In a master slice in which a desired circuit can be formed using only the third-layer wiring, the wiring area has a wire that extends horizontally across the wiring area and can be connected/disconnected by the third-layer wiring in the middle. A first layer wiring and a second layer extending along the first layer wiring and at both ends.
The long 2nd layer wiring with via holes and the short 2nd layer wiring
layer wiring, a first via hole at one end and a second via hole at the other end.
A plurality of short second-layer wirings are provided each with via holes formed therein and extending vertically for connection/disconnection, and on the basic cell area, there are first-layer wirings extending horizontally across the basic cell area, and a first-layer wiring extending horizontally across the basic cell area, and A second via hole is formed in the first layer, and a long second layer wiring is provided extending over the first layer wiring.
［産業上の利用分野］
本発明は、集積回路製作時間の一層の短縮化を図ったマ
スタスライス特にその配線部に関する。[Industrial Field of Application] The present invention relates to a master slice that further reduces integrated circuit manufacturing time, particularly to its wiring portion.
ＡＳＩＣの開発方法として、マスタスライス方式が主流
になっている。マスタスライスは、チップ中にベーシッ
クセルと呼ばれる一定のトランジスタパターンと固定の
配線領域を持っている。この方式においては、トランジ
スタパターン（ベーシックセル）は固定であり、配線パ
ターンを様々に作成することにより好みの回路の作成を
行なう。本発明は特にこの配線に係るものである。The master slice method has become the mainstream method for developing ASICs. The master slice has a fixed transistor pattern called a basic cell and a fixed wiring area in the chip. In this method, the transistor pattern (basic cell) is fixed, and a desired circuit can be created by creating various wiring patterns. The present invention particularly relates to this wiring.
〔従来の技術］
マスタスライス（ゲートアレイ）の配線は２層または３
層配線が一般的である。チップのレイアウトが決まると
、■基板の拡散層と１層目配線とを結ぶコンタクトホー
ルを決め、■１層目配線を行ない、０１層目配線と２層
目配線とを結ぶビアホールをあけ、■２層目配線を行な
い、■２層目配線と３層目配線とを結ぶビアホールをあ
け、■３層目配線を行う、という処理が行なわれる。こ
のように、マスタスライスでは配線工程だけで、注文さ
れた回路構成のＩＣの製作を行なうことができ、ＩＣ製
作を基板への拡散工程（トランジスタパターン形成）か
ら始める方式に比べてプロセス時間の大幅な短縮が可能
である。[Prior art] Master slice (gate array) wiring has two or three layers.
Layered wiring is common. Once the layout of the chip is decided, ■ determine the contact holes that connect the diffusion layer of the substrate and the first layer wiring, ■ perform the first layer wiring, open the via holes that connect the first layer wiring and the second layer wiring, and ■ The following processes are performed: 1. Opening a via hole connecting the 2nd layer wiring and the 3rd layer wiring; 2. Performing the 3rd layer wiring. In this way, with Master Slice, it is possible to manufacture an IC with an ordered circuit configuration using only the wiring process, and the process time is significantly reduced compared to a method in which IC manufacturing begins with the diffusion process (transistor pattern formation) on the substrate. Shortening is possible.
しかし従来のマスタスライスではＡｆ２層または３層配
線工程が必要である。工程は２層配線の場合＜ＮＡ＞、
＜ＬＡ＞、＜ＮＢ＞、＜ＬＢ＞の４つ、３層配線の場合
はこれに＜ＮＣ＞、＜ＬＣ〉の２つが加わって全部で６
つである。However, conventional master slicing requires an Af two-layer or three-layer wiring process. The process is <NA> for two-layer wiring,
<LA>, <NB>, <LB>, and in the case of 3-layer wiring, add <NC> and <LC> for a total of 6
It is one.
なおＮはホール（窓）、Ｌは配線を意味し、くＮＡ＞は
上記コンタクトホール、＜ＬＡ＞はＩＮＮＡｌ配線、＜
ＮＢ＞は＜ＬＡ＞と＜ＬＢ＞のビアホール、＜ＬＢ＞は
２層目Ａ１配線、ＮＣはくＬＢ〉と＜ＬＣ＞の間のビア
ホール、＜ＬＣ＞は３層目Ａｎ配線である。Note that N means hole (window), L means wiring, NA> means the above contact hole, <LA> means INNAl wiring, <
NB> is a via hole between <LA> and <LB>, <LB> is a second layer A1 wiring, NC is a via hole between LB> and <LC>, and <LC> is a third layer An wiring.
もし２層目配線の場合＜ＮＡ＞、＜ＬＡ＞、くＮＢ＞ま
で、３層目配線の場合＜ＮＡ＞、＜ＬＡ〉、＜ＮＢ＞、
＜ＬＢ＞、＜ＮＣ＞まで済ませておき（固定パターンと
しておき）、最上層のＬＢ、ＬＣの配線だけで注文ＩＣ
の作成ができれば、ターンアラウンドタイムのより短い
マスタスライスが可能である。If it is a second layer wiring, <NA>, <LA>, <NB>, and if it is a third layer wiring, <NA>, <LA>, <NB>,
Complete up to <LB> and <NC> (set them as fixed patterns), and create a custom IC by just wiring the LB and LC on the top layer.
If it is possible to create a master slice with a shorter turnaround time, it is possible to create a master slice with a shorter turnaround time.
３層配線の最上層配線のみで好みのＩＣを作成できるマ
スタスライスのベーシックセル領域の構成については本
発明者は既に提案している（特願昭６３−１１４０９）
。The present inventor has already proposed a configuration of the basic cell area of the master slice that allows the creation of a desired IC using only the top layer wiring of three-layer wiring (Japanese Patent Application No. 11409/1983).
.
本発明は、３層配線の最上層配線のみで好みのＩＣを作
成できるマスタスライスの配線領域の構造を提供するこ
とを目的とするものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a structure of a wiring area of a master slice that allows a desired IC to be created using only the top layer wiring of a three-layer wiring.
（課題を解決するための手段〕
本発明で°、オ配線領域を第１図の構成にする。この配
線領域ｌＯには基板と１層目配線ＬＡとのコンタクトホ
ールＮＡ（括弧を除いて示す。以下同じ）、１層目配線
と２層目配線ＬＢとのビアホールＮ８，２層目配線と３
層目配線ＬＣとのビアホールＮＣ１及び該１層目配線Ｌ
Ａと２層目配線しＢがあり、これらは作成済みである。(Means for Solving the Problems) In the present invention, the wiring area 10 is configured as shown in FIG. ), via hole N8 between the first layer wiring and second layer wiring LB, and via hole N8 between the second layer wiring and 3
Via hole NC1 with the first layer wiring LC and the first layer wiring L
There is A and second layer wiring B, which have already been created.
ＮＡは＠で、ＮＢはＯで、ＮＣは○で、ＬＡは−・で、
ＬＢは−で示している。NA is @, NB is O, NC is ○, LA is -・,
LB is indicated by -.
図示のように１層目配線ＬＡには配線領域を水平方向に
〜状に走る長いものＬＡ、と、ベーシックセル領域側に
ある短いものＬＡ２等があり、これらは垂直方向に多数
並んでいる。長いものＬＡ、は、配線領域をは・横断す
るが、中央ＬＢ。As shown in the figure, the first layer wiring LA includes a long wiring LA running horizontally in the wiring area in a ~ shape, and a short wiring LA2 located on the basic cell area side, which are arranged in large numbers in the vertical direction. The long one LA crosses the wiring area, but the central LB.
部分で切れており、この部分を３層目配線で結ぶと１体
化し、それをしないと切れたま＼である。It is cut at a certain part, and if you connect this part with the third layer wiring, it will become one, but if you don't do that, it will remain cut.
２層目配線ＬＢには水平方向に長いものＬＢ、と短いも
のＬＢｚ、ＬＢ３．ＬＢ、（これはベーシックセル領域
側にある）、および短い垂直方向のものＬＢ、などがあ
る。The second layer wiring LB includes a horizontally long wiring LB, and short wiring LBz, LB3 . LB (which is on the basic cell area side), and a short vertical one LB.
２層目配線ＬＢ、〜ＬＢ、の両端には３層目配線とのビ
アホールＮＣがあり、２層目配線ＬＢ、。There are via holes NC with the third layer wiring at both ends of the second layer wiring LB, ~LB, and the second layer wiring LB,.
ＬＢ、の一端には３層目配線とのビアホールＮＣが、他
端には１層目配線とのビアホールＮＢがある。この１対
のＬＢ、のＮＣ間を３層目配線で結ぶと、この両側の一
層目配線は接続されて１体化する。また、１層目配線Ｌ
Ａ、の一端にはＮＢが、他端にはＮＡがあり、ｌ層目配
線ＬＡ、の両端には、２層目配線とのビアホールＮＢが
ある。LB has a via hole NC with the third layer wiring at one end, and a via hole NB with the first layer wiring at the other end. When the NCs of this pair of LBs are connected by the third layer wiring, the first layer wirings on both sides are connected and integrated. In addition, the first layer wiring L
There is an NB at one end of A, and an NA at the other end, and via holes NB with the second layer wiring are located at both ends of the first layer wiring LA.
第３図にＮＡ、ＮＢ、ＮＣおよびＬＡ、ＬＢを断面図で
示す。ＳＵＢは半導体基板、ＩＬは絶縁層である。FIG. 3 shows a cross-sectional view of NA, NB, NC, LA, and LB. SUB is a semiconductor substrate, and IL is an insulating layer.
チップ上にはベーシックセル領域、配線領域、ベーシッ
クセル領域、配線領域、・・・・・・とこれらの領域が
交互に各複数列並んでいる。ベーシックセル領域では基
板中にトランジスタパターンが形成されるが、表面は配
線に使われる。１層目配線しＡ１はベーシックセル領域
を直線状に通過し、１層日配線Ｌ Ａ ３はベーシック
セル内をコンタクトホールＮＡを避けながら通過する。On the chip, a plurality of rows of basic cell regions, wiring regions, basic cell regions, wiring regions, etc. are arranged alternately. In the basic cell area, a transistor pattern is formed in the substrate, but the surface is used for wiring. The first layer wiring line A1 passes through the basic cell region in a straight line, and the first layer wiring line LA3 passes through the basic cell while avoiding the contact hole NA.
これらの通過チャネルはｌグリッドおきにある。直線状
に通過するＬＡ、上には長い２層目配線ＬＢ、がある。These passing channels are on every other grid. There is LA passing through in a straight line, and a long second layer wiring LB above.
（作用］
このような配線領域を設けておくと、３層目配線のみで
、所望論理回路等の形成が可能である。(Function) By providing such a wiring area, it is possible to form a desired logic circuit or the like using only the third layer wiring.
前記のように３層配線ゲートアレイなら配線に６エ程が
必要であるが、これが１工程で済ませる利点は大きい。As mentioned above, a three-layer wiring gate array requires six steps for wiring, but there is a great advantage that this can be completed in one step.
〔実施例］
第６図にインバータＧ、、Ｇ３．２人力ナンドゲートＧ
ｇ、２人カッアゲートＧ４、これらのゲートの出力を受
ける４人力ナントゲートＧｓからなる論理回路を本発明
方式で構成する例を示す。これらのゲートはベーシック
セル領域に、前記提案の方法を用いて３層目配線のみで
形成し、出力端は２層目配線Ｌ Ｂ ａ −Ｌ Ｂ ｄ
、入力端はＬＢｅ〜ＬＢｆとしておく。[Example] Figure 6 shows inverter G, G3.2 manual NAND gate G
An example will be shown in which a logic circuit consisting of a two-person gate G4, and a four-person Nantes gate Gs that receives the outputs of these gates is constructed using the method of the present invention. These gates are formed in the basic cell area using only the third layer wiring using the method proposed above, and the output ends are formed using the second layer wiring L B a -L B d
, the input terminals are set to LBe to LBf.
インバータＧ、の出力はナントゲートＧｓの１入力端に
接続されるが、これは３層目配線ＬＣ。The output of the inverter G is connected to one input terminal of the Nant gate Gs, which is the third layer wiring LC.
〜ＬＣ，を施すことにより、既設の２層目配線しＢも利
用して、行なうことができる。ナンドゲー） Ｇ ｚは
３層目配線ＬＣ，，−ＬＣ，４、Ｌ ＣＩｂ〜ＬＣ１８
を施し、既設の２層目配線と１層目配線ＬＡ１、を利用
して、ナントゲートＧ５の第２の入力端へ接続すること
ができる。ゲー）Ｇ、、Ｇ、の結線もこれに準する。~LC, it is possible to perform this by also using the existing second layer wiring B. (Nando game) G z is the third layer wiring LC,, -LC, 4, L CIb ~ LC18
It is possible to connect to the second input terminal of the Nant gate G5 by using the existing second layer wiring and first layer wiring LA1. The connections for G, G, and G are also similar to this.
ベーシックセル領域ではこれらの結線は、直線状に延び
る通過チャネルＬＡ、 、ベーシックセル内をコンタク
トホールＮＡを避けながら延びる通過チャネルＬＡＩ
、ＬＡ、上を延びる通過チャネルＬ Ｂ ｂ等を利用し
ている。この利用している通過チャネルは１層目、２層
目各２本、計４チャネルである。In the basic cell region, these connections include a passage channel LA that extends linearly, a passage channel LAI that extends inside the basic cell while avoiding the contact hole NA.
, LA, a passage channel L B b extending above, etc. are utilized. There are four channels in total, two each in the first and second layers.
〔発明の効果］
この配線領域によれば、ベーシックセル領域で形成され
た論理ゲート即ちインバータ、アンド、ナンドなどを３
層目配線のみで相互に結線して所望の論理回路を構成で
きる。[Effect of the invention] According to this wiring area, logic gates formed in the basic cell area, such as inverters, ANDs, NANDs, etc.
A desired logic circuit can be constructed by interconnecting only layer wiring.
ベーシックセル領域では、１層目配線と２層目配線が重
なってこれを通過するもの、１層目配線のみ通過するも
の、があり、縦方向４チヤネル幅で３本の通過チャネル
を利用できるので、チップ面積の短縮が可能である。In the basic cell area, there are cases in which the first layer wiring and second layer wiring overlap and pass through them, and cases in which only the first layer wiring passes through, and three passing channels can be used with a width of four channels in the vertical direction. , it is possible to shorten the chip area.
また配線領域で水平に長く延びる２層目配線しＢ１は、
中間部にはホールがないので、その両側の水平で短い２
層目配線ＬＢ、同志を最短の３層目配線で接続すること
ができる。ＬＣ２゜はこれを示す。もしこの配線ＬＣ，
。の２層目配線通過部分にホールがあれば、該ホールを
迂回せねばならず、配線ＬＣ，。が長くなり、隣接３層
目配線がある場合は配線困難になる。In addition, the second layer wiring B1 that extends horizontally in the wiring area is
There is no hole in the middle, so there are two horizontal short holes on either side of it.
The layer wiring LB can be connected to each other by the shortest third layer wiring. LC2° indicates this. If this wiring LC,
. If there is a hole in the second layer wiring passage portion of the wiring LC, the hole must be bypassed. becomes long, and wiring becomes difficult if there is an adjacent third layer wiring.
第１図は本発明の原理を示す概略平面図、第２図は本発
明の実施例を示す概略平面図、第３図は各配線とその接
続部を示す断面図である。
第１図で１０は配線領域、１２はベーシックセル領域、
ＬＡは１層目配線、ＬＢは２層目配線、ＮＡはコンタク
トホール、ＮＢは第１のビアホール、ＮＣは第２のビア
ホールである。FIG. 1 is a schematic plan view showing the principle of the present invention, FIG. 2 is a schematic plan view showing an embodiment of the invention, and FIG. 3 is a cross-sectional view showing each wiring and its connecting portion. In FIG. 1, 10 is a wiring area, 12 is a basic cell area,
LA is the first layer wiring, LB is the second layer wiring, NA is the contact hole, NB is the first via hole, and NC is the second via hole.
Claims (1)
（１０）が交互に並び、ベーシックセル領域の基板中に
はトランジスタパターンが形成され、基板上には１層目
配線（ＬＡ）、２層目配線（ＬＢ）、基板と１層目配線
を結ぶコンタクトホール（ＮＡ）、１面目配線と２層目
配線を結ぶ第１のビアホール（ＮＢ）、および２層目配
線と３層目配線を結ぶ第２のビアホール（ＮＣ）が形成
されていて、３層目配線のみで所望回路の形成が可能な
マスタスライスにおいて、 該配線領域には、これを水平方向に横断して延び、中間
で３層目配線により接続／切離が可能な１層目配線（Ｌ
Ａ＿１）と、該１層目配線に沿って延び、両端に第２の
ビアホール（ＮＣ）が形成された２層目配線（ＬＢ＿１
）および他の２層目配線（ＬＢ＿２、ＬＢ＿３）と、一
端に第１のビアホール（ＮＢ）がまた他端に第２のビア
ホール（ＮＣ）が形成されて前記接続／切離用の垂直方
向に延びる２層目配線（ＬＢ＿５）を各複数本設け、 ベーシックセル領域上には、これを水平方向に横断して
延びる１層目配線（ＬＡ＿３）と、両端に第２のビアホ
ールが形成され、１層目配線上を延びる２層目配線（Ｌ
Ｂ＿６）を設けたことを特徴とするマスタスライス。[Claims] 1. Basic cell regions (12) and wiring regions (10) are arranged alternately on the chip, a transistor pattern is formed in the substrate of the basic cell region, and a first layer wiring is formed on the substrate. (LA), second layer wiring (LB), contact hole (NA) connecting the board and first layer wiring, first via hole (NB) connecting first layer wiring and second layer wiring, and second layer wiring. In a master slice in which a second via hole (NC) connecting the third-layer wiring is formed and a desired circuit can be formed using only the third-layer wiring, the wiring area has a second via hole (NC) that crosses this in the horizontal direction. The first layer wiring (L
A_1) and a second layer wiring (LB_1) that extends along the first layer wiring and has second via holes (NC) formed at both ends.
) and other second-layer wiring (LB_2, LB_3), a first via hole (NB) is formed at one end and a second via hole (NC) is formed at the other end in the vertical direction for connection/disconnection. A plurality of second-layer wiring lines (LB_5) are provided each extending, and a first-layer wiring line (LA_3) extending horizontally across the basic cell area and second via holes are formed at both ends. The second layer wiring (L
A master slice characterized by having B_6).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26507288A JPH02111067A (en) | 1988-10-20 | 1988-10-20 | Master slice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26507288A JPH02111067A (en) | 1988-10-20 | 1988-10-20 | Master slice |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111067A true JPH02111067A (en) | 1990-04-24 |
Family
ID=17412203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26507288A Pending JPH02111067A (en) | 1988-10-20 | 1988-10-20 | Master slice |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111067A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473966A (en) * | 1990-07-16 | 1992-03-09 | Toshiba Corp | Manufacture of semiconductor integrated circuit of master slice layout |
| JPH04107951A (en) * | 1990-08-28 | 1992-04-09 | Hitachi Ltd | Multilayer interconnection method |
| JP2017183658A (en) * | 2016-03-31 | 2017-10-05 | ソニー株式会社 | Solid state image pick-up device, imaging apparatus, and electronic apparatus |
-
1988
- 1988-10-20 JP JP26507288A patent/JPH02111067A/en active Pending
Cited By (4)
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