KR100329951B1 - Functional macro and method of designing the same, and semiconductor device and method of manufacturing the same - Google Patents
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Abstract
기능 매크로는, 접속 핀 영역에 배치된 2층 이상의 배선층과, 이들 배선층 중, 다른 셀(랜덤 로직)과의 접속에 사용되는 제1 배선층과 이러한 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키는 제1 비아 컨택트를 적어도 갖는다. 이들 제1 비아 컨택트는 접속 핀 영역 및 접속 핀 영역의 단부로부터 디자인 룰로부터 정해지는 소정의 거리만큼 넓어진 영역(컨택트 금지 영역) 이외의 영역에 배치되어 있다.The function macro is formed between two or more wiring layers arranged in the connection pin region, and a first wiring layer used for connection with another cell (random logic) among these wiring layers and a second wiring layer adjacent to the upper and lower sides of the first wiring layer. Have at least a first via contact to connect to. These first via contacts are disposed in regions other than regions (contact prohibition regions) that are extended from the ends of the connecting pin region and the connecting pin region by a predetermined distance determined from the design rule.
Description
본 발명은 SRAM, DRAM, PLL 등의 기능 매크로 및 그 설계 방법에 관한 것으로, 또한 ASIC 등의 복수의 기능이 다른 기능 매크로, 그 밖의 셀이 동일 칩 상에 혼재된 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 자동 배치 배선 툴을 이용한 칩 레이아웃 설계에 있어서, 디자인 룰 위반을 방지하는 접속 핀의 배치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to functional macros such as SRAM, DRAM, and PLL and a design method thereof, and also relates to a functional macro having different functions such as an ASIC, a semiconductor device in which other cells are mixed on the same chip, and a manufacturing method thereof. will be. In particular, in the chip layout design using the automatic layout wiring tool, it is related with the arrangement | positioning of the connection pin which prevents a violation of a design rule.
최근, ASIC(Application Specific Integrated Circuit) 등의 반도체 집적 회로는, 미세 가공 기술의 향상에 따른 고 집적화와 고성능화에 의해, 동일 칩 내에 기능 매크로와 기능 매크로내 데이타의 연산·처리를 행하는 랜덤 로직를 혼재한 구성이 취해지고 있다. 여기서, 기능 매크로는 SRAM, DRAM, PLL 등의 복잡한 기능을 갖는 회로를 그 기능 전용 셀로서 개발된 셀이다.BACKGROUND ART In recent years, semiconductor integrated circuits such as application specific integrated circuits (ASICs) have a combination of random logic that performs computation and processing of functional macros and data in functional macros in the same chip by high integration and high performance due to the improvement of microfabrication technology. The configuration is taken. Here, the function macro is a cell developed with a circuit having complex functions such as SRAM, DRAM, PLL, etc. as the function dedicated cell.
이러한 반도체 집적 회로의 설계에 있어서, 기능 매크로 및 랜덤 로직부 등의 각 셀마다 기능 설계, 회로 설계, 그리고 레이아웃 설계가 행해지고, 각 셀마다 레이아웃 데이타가 작성된다. 그리고, 각 셀의 레이아웃 데이타는 자동 배치 배선 툴을 이용하여, 반도체 칩 전체 중 하나의 레이아웃 데이타로 통합된다. 즉, 자동 배치 배선 툴에 의해, 각 셀은 반도체 칩 내의 소정의 위치에 배치되고, 배치된 각 셀 사이를 접속시키는 배선이 형성된다.In the design of such a semiconductor integrated circuit, functional design, circuit design, and layout design are performed for each cell such as a function macro and a random logic unit, and layout data is created for each cell. The layout data of each cell is integrated into the layout data of one of the whole semiconductor chips using an automatic layout wiring tool. That is, each cell is arrange | positioned at the predetermined position in a semiconductor chip by the automatic layout wiring tool, and the wiring which connects between each arrange | positioned cell is formed.
기능 매크로의 레이아웃 데이타는, 자동 배치 배선 툴에 제공되기 전에, 다른 셀과의 접속을 위해 미리 설치된 배선 영역의 레이아웃 패턴과 셀의 사이즈가 기술된 데이타(이후, 「LEF 데이타」라고 함)로 변환된다. 자동 배치 배선 툴에 필요한 LEF 데이타만을 입력함으로써 자동 배치 배선 툴의 처리하는 데이타량을 감하고, 계산 효율을 향상시키기 위해서이다.The layout data of the function macro is converted into data (hereinafter referred to as "LEF data") describing the layout pattern of the wiring area and the cell size that are pre-installed for connection with other cells, before being provided to the automatic layout wiring tool. do. This is to reduce the amount of data to be processed by the automatic layout wiring tool by inputting only the LEF data necessary for the automatic layout wiring tool and to improve the calculation efficiency.
종래, 기능 매크로내의 접속 핀 영역에서, 기능 매크로의 배선이 1층만으로는 다른 셀과의 접속의 자유도가 적기 때문에, 랜덤 로직 등과의 접속에 있어서는 논리규모의 크기 또는 배선의 혼잡에 따라서는 접속할 수 없는 경우가 있었다. 이 때문에, 도 l에 도시된 바와 같이, 기능 매크로(52)의 접속 핀 영역(51) 내 또는 그 주연부에 비아 컨택트(54)를 형성하여, 접속 핀 영역(51)에 있어서의 기능 매크로(52)의 배선층을 제1 배선층(56) 및 제2 배선층(55)의 2층 이상으로 구성하여, 다층 구조의 배선층(71∼73)을 갖는 랜덤 로직(70)과의 접속의 자유도를 증가시켰다. 그러나, 랜덤 로직(70)의 배선층이 비아 컨택트를 통해 기능 매크로(52)가 다른 배선층과 접속되면 프로세스상의 문제를 생기게 하는 경우가 있다. 즉, 기능 매크로(52)가 형성하는 비아 컨택트(54)와 랜덤 로직(70)이 형성하는 비아 컨택트사이에서 디자인 룰이 위반을 하는 경우가 있다.Conventionally, in the connection pin region in the function macro, since only one layer of the function macro wiring has a low degree of freedom in connection with other cells, it cannot be connected depending on the size of the logic or congestion of the wiring in connection with random logic. There was a case. For this reason, as shown in FIG. 1, via contact 54 is formed in the connection pin area 51 of the function macro 52, or the peripheral part thereof, and the function macro 52 in the connection pin area 51 is shown. The wiring layer of) is made up of two or more layers of the first wiring layer 56 and the second wiring layer 55 to increase the degree of freedom of connection with the random logic 70 having the wiring layers 71 to 73 of the multilayer structure. However, there may be a process problem if the wiring layer of the random logic 70 is connected to another wiring layer via the via contact. That is, a design rule may be violated between the via contact 54 formed by the function macro 52 and the via contact formed by the random logic 70.
구체적으로, 다음 3개의 사례를 기초하여 설명한다. 우선, 도 2a에 도시된 바와 같이, 기능 매크로(52)의 제2 배선층(56)은 접속 핀 영역(51) 내에서 비아 컨택트(54)를 통해 제1 배선층(55)에 접속되어 있다. 랜덤 로직(70)의 제2 배선층(72)은 비아 컨택트(74)를 통해 제1 배선층(71)에 접속되어 있다. 이 때, 비아 컨택트(54)와 비아 컨택트(73) 사이에서, 스페이스 에러(77)가 발생한다. 또한, 도 2b에 도시된 바와 같이, 기능 매크로는, 도 7a와 동일한 배선의 구성을 갖는다. 랜덤 로직(70)의 제2 배선층(73)은, 접속 핀 영역(51)에 있어서 비아 컨택트(75)를 통해, 기능 매크로(52)의 제1 배선층(55)에 접속되어 있다. 이 때, 비아 컨택트(54)와 비아 컨택트(75) 사이에서 스택 에러(78)가 발생한다. 또한, 도 2c에 도시된 바와 같이, 제2 배선층(58)은, 접속 핀 영역(51)의 주변에 배치된 2개의 비아 컨택트(57, 54) 및 제1 배선층(55)을 통해, 제2 배선층(56)에 접속되어 있다. 제2 배선층(56)은, 접속 핀 영역(51)에 있어서 비아 컨택트(76)를 통해 제1 배선층(55)에 접속되어 있다. 랜덤 로직(70)의 제2 배선층(73)은, 접속 핀 영역에서 비아 컨택트(75)를 통해, 기능 매크로(52)의 제1 배선층(55)에 접속되어 있다. 이 때, 비아 컨택트(75)와 비아 컨택트(76) 사이에서 스택 에러(78)가 발생한다. 또한, 비아 컨택트(57)와 비아 컨택트(75) 사이에서 스페이스 에러(77)가 발생한다.Specifically, the following three examples will be described. First, as shown in FIG. 2A, the second wiring layer 56 of the function macro 52 is connected to the first wiring layer 55 through the via contact 54 in the connection pin region 51. The second wiring layer 72 of the random logic 70 is connected to the first wiring layer 71 through the via contact 74. At this time, a space error 77 occurs between the via contact 54 and the via contact 73. As shown in Fig. 2B, the function macro has the same wiring configuration as in Fig. 7A. The second wiring layer 73 of the random logic 70 is connected to the first wiring layer 55 of the function macro 52 via the via contact 75 in the connection pin region 51. At this time, a stack error 78 occurs between the via contact 54 and the via contact 75. In addition, as shown in FIG. 2C, the second wiring layer 58 is formed through the second via contacts 57 and 54 and the first wiring layer 55 disposed around the connection pin region 51. It is connected to the wiring layer 56. The second wiring layer 56 is connected to the first wiring layer 55 through the via contact 76 in the connection pin region 51. The second wiring layer 73 of the random logic 70 is connected to the first wiring layer 55 of the function macro 52 via the via contact 75 in the connection pin region. At this time, a stack error 78 occurs between the via contact 75 and the via contact 76. In addition, a space error 77 occurs between via contact 57 and via contact 75.
본 발명은 이러한 문제점에 감안하여 이루어진 것으로, 그 목적은 자동 배치 배선 툴에 의한 다른 셀과의 접속에 있어서, 디자인 룰을 위반하지 않고, 배선 자유도가 높은 접속을 행하는 기능 매크로 및 그 설계 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to provide a function macro and a design method for making a connection with high wiring freedom without violating design rules in connection with other cells by an automatic layout wiring tool. It is.
또한 본 발명의 다른 목적은, 자동 배치 배선 툴에 의한 각 셀의 배선 접속에 있어서, 디자인 룰을 위반하지 않고, 배선 자유도가 높은 접속을 행하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same in which wiring is connected to each cell by an automatic layout wiring tool, and a connection with high wiring freedom is performed without violating design rules.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, 자동 배치 배선 툴을 이용하여 설계되는 반도체 장치에 탑재되는 기능 매크로로서, 이러한 기능 매크로는, 접속 핀 영역에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키는 제1 비아 컨택트를 적어도 갖는 것이다. 또한, 이 제1 비아 컨택트는, 접속 핀 영역 및 접속 핀 영역의 단부로부터 디자인 룰로부터 정해지는 소정의 거리만큼 넓어진 영역이외의 영역에 배치되어 있다.In order to achieve the above object, a first feature of the present invention is a functional macro mounted on a semiconductor device designed using an automatic layout wiring tool, and the functional macro includes at least two wiring layers arranged in a connection pin region; It has at least the 1st via contact which connects the 1st wiring layer used for connection with another cell, and the 2nd wiring layer adjacent to the upper and lower sides of a 1st wiring layer among two or more wiring layers. The first via contact is disposed in an area other than an area widened by a predetermined distance determined from the design rule from the ends of the connection pin area and the connection pin area.
여기서, 「자동 배치 배선 툴」이란, 반도체 장치의 설계에 있어서, 반도체 장치를 구성하는 각 셀의 레이아웃 패턴이 기술된 레이아웃 데이타로부터 반도체 장치에 있어서의 각 셀의 배치 및 각 셀 사이를 접속시키는 배선의 레이아웃이 기술된 칩 레이아웃 데이타를 작성하는 수단을 말한다. 「접속 핀 영역」은, 다른 셀과의 접속을 위해 미리 설치된 배선 영역을 말한다. 「디자인 룰」은, 좌우에 인접한 2개의 비아 컨택트에 필요한 간격을 정한 스페이스 룰, 및 하나의 배선층의 상하에 배치되는 2개의 비아 컨택트는 세로로 늘어놓으면 안된다는 스택 룰을 뜻한다. 이런 것들에 위반하는 것을 각각 스페이스 에러, 스택 에러라고 한다. 「디자인 룰로부터 정해지는 소정의 거리」는, 스페이스 룰에 있어서 인접하여 비아 컨택트를 배치하는 데 필요한 거리를 말한다. 「접속 핀 영역의 단부로부터 디자인 룰로부터 정해지는 소정의 거리만큼 넓어진 영역」을 컨택트 금지 영역이라고 한다.Here, in the design of a semiconductor device, the "automatic layout wiring tool" is a wiring which connects the arrangement of each cell and each cell in the semiconductor device from layout data in which the layout pattern of each cell constituting the semiconductor device is described. Means a means for creating chip layout data in which the layout is described. The "connection pin area" refers to a wiring area provided in advance for connection with another cell. The "design rule" refers to a space rule in which spaces are required for two via contacts adjacent to the left and right, and a stack rule in which two via contacts disposed above and below one wiring layer should not be arranged vertically. Violations of these are called space errors and stack errors respectively. The "predetermined distance determined from the design rule" refers to the distance required to arrange the via contact adjacent to each other in the space rule. "The area | region extended from the edge part of the connection pin area | region by the predetermined distance determined from a design rule" is called a contact prohibition area | region.
본 발명의 제1 특징에 따르면, 기능 매크로의 접속 핀 영역 내에 2층 이상의 배선층을 배치하고, 이들 배선층간을 접속하는 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 배치함으로써, 랜덤 로직 등의 다른 셀과의 접속에 있어서 다른 셀의 비아 컨택트와 기능 매크로의 비아 컨택트 사이에서 디자인 룰의 위반이 발생하는 것을 피할 수 있다.According to the first aspect of the present invention, random logic is provided by arranging two or more wiring layers in a connection pin region of a function macro and arranging via contacts connecting the wiring layers in regions other than the connection pin region and the contact prohibition region. In connection with other cells, such as a design rule can be avoided between the via contact of the other cell and the via contact of the functional macro.
본 발명의 제1 특징에 있어서, 기능 매크로는, 제2 배선층과 제2 배선층의 상하에 인접하는 제3 배선층 사이를 접속시키는 제2 비아 컨택트를 더 포함하는 것이 바람직하다. 이 제2 비아 컨택트는, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 배치되어 있다. 또한, 제1 비아 컨택트 및 제2 비아 컨택트를 포함하는, 2층 이상의 배선층 사이를 접속시키는 모든 비아 컨택트는, 접속 핀 영역 및 컨택트 금지 영역외의 영역에 배치되어 있는 것이 바람직하다. 다층의 배선층을 갖는 랜덤 로직 등의 대규모 셀과의 접속에 있어서, 디자인 룰의 위반이 발생하는 것을 보다 확실하게 피할 수 있다.In the first aspect of the present invention, it is preferable that the function macro further includes a second via contact connecting the second wiring layer and the third wiring layer adjacent above and below the second wiring layer. This second via contact is disposed in an area other than the connection pin area and the contact prohibition area. Moreover, it is preferable that all the via contacts which connect between two or more wiring layers including a 1st via contact and a 2nd via contact are arrange | positioned in the area | regions other than a connection pin area | region and a contact prohibition area | region. In connection with a large cell such as random logic having a multi-layer wiring layer, it is possible to more reliably avoid occurrence of a violation of design rules.
본 발명의 제2 특징은, 자동 배치 배선 툴을 이용하여 설계되는 반도체 장치에 탑재되는 기능 매크로의 설계 방법으로서, 이 설계 방법은, 기능 매크로의 레이아웃 데이타를 작성하는 단계와, 레이아웃 데이타에 있어서 접속 핀 영역 내에 2층 이상의 배선층을 형성하는 단계와, 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키는 제1 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 형성하는 단계를 적어도 갖는 것이다.A second feature of the present invention is a design method of a functional macro mounted on a semiconductor device designed using an automatic layout wiring tool, the design method comprising the steps of creating layout data of a functional macro and connecting in layout data. Forming a wiring layer of two or more layers in the fin region; and a first via contact connecting a first wiring layer used for connection with another cell and a second wiring layer adjacent to the upper and lower sides of the first wiring layer among the two or more wiring layers. At least in a region other than the connection pin region and the contact prohibition region.
본 발명의 제2 특징에 따르면, 기능 매크로의 접속 핀 영역 내에 2층 이상의 배선층을 형성하고, 이들 배선층간을 접속하는 비아 컨택트를 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 형성함으로써, 랜덤 로직 등의 다른 셀과의 접속에 있어서 다른 셀의 비아 컨택트와 기능 매크로의 비아 컨택트 사이에서 디자인 룰의 위반이 발생하는 것을 피할 수 있다.According to the second aspect of the present invention, a random logic or the like is formed by forming two or more wiring layers in the connection pin region of the function macro and forming via contacts connecting the wiring layers in regions other than the connection pin region and the contact prohibition region. The violation of design rules can be avoided in the connection with other cells of a between the via contact of another cell and the via contact of the functional macro.
본 발명의 제2 특징에 있어서, 제2 배선층과 제2 배선층의 상하에 인접하는 제3 배선층 사이를 접속시키는 제2 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 형성하는 단계를 더 포함하는 것이 바람직하다. 또한, 제1 비아 컨택트 및 제2 비아 컨택트를 포함하는, 2층 이상의 배선층 사이를 접속시키는 모든 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 형성하는 단계를 더 포함하는 것이 바람직하다. 다층의 배선층을 갖는 랜덤 로직 등의 대규모 셀과의 접속에 있어서, 디자인 룰의 위반이 발생하는 것을 보다 확실하게 피할 수 있다.According to a second aspect of the present invention, the method further includes forming a second via contact connecting the second wiring layer and the third wiring layer adjacent to each other above and below the second wiring layer in a region other than the connection pin region and the contact prohibition region. It is preferable to include. The method may further include forming all via contacts connecting the two or more wiring layers including the first via contact and the second via contact in a region other than the connection pin region and the contact prohibition region. In connection with a large cell such as random logic having a multi-layer wiring layer, it is possible to more reliably avoid occurrence of a violation of design rules.
본 발명의 제3 특징은, 자동 배치 배선 툴을 이용하여 설계되는 반도체 장치로서, 이 반도체 장치는 본 발명의 제1 특징에 따른 기능 매크로를 갖는 것이다. 즉, 이 기능 매크로는, 접속 핀 영역에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키는 제1 비아 컨택트를 적어도 갖는다. 이 제1 비아 컨택트는, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 배치되어 있다.A third aspect of the present invention is a semiconductor device designed using an automatic layout wiring tool, which has a functional macro according to the first aspect of the present invention. In other words, the function macro is provided between two or more wiring layers arranged in the connection pin region, and a second wiring layer adjacent to the upper and lower sides of the first wiring layer and the first wiring layer used for connection with other cells among the two or more wiring layers. Have at least a first via contact to connect to. This first via contact is disposed in an area other than the connection pin area and the contact prohibition area.
본 발명의 제3 특징에 따르면, 기능 매크로의 접속 핀 영역 내에 2층 이상의 배선층을 배치하고, 이들 배선층간을 접속하는 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 배치함으로써, 랜덤 로직 등의 다른 셀과의 접속에있어서 다른 셀의 비아 컨택트와 기능 매크로의 비아 컨택트 사이에서 디자인룰의 위반이 발생하는 것을 피할 수 있다.According to the third aspect of the present invention, random logic is provided by arranging two or more wiring layers in the connection pin region of the functional macro and arranging via contacts connecting the wiring layers in regions other than the connection pin region and the contact prohibition region. In connection with other cells, such as a design rule can be avoided between the via contact of the other cell and the via contact of the function macro.
본 발명의 제3 특징에 있어서, 기능 매크로는, 제2 배선층과 제2 배선층의 상하에 인접하는 제3 배선층 사이를 접속시키고, 접속 핀 영역 및 접속 핀 영역의 단부로부터 디자인 룰로부터 정해지는 소정의 거리만큼 넓어진 영역 외의 영역에 배치된 제2 비아 컨택트를 더 포함하는 것이 바람직하다. 또한, 제1 비아 컨택트 및 제2 비아 컨택트를 포함하는, 2층 이상의 배선층 사이를 접속시키는 모든 비아 컨택트는, 접속 핀 영역 및 접속 핀 영역의 단부로부터 디자인 룰로부터 정해지는 소정의 거리만큼 넓어진 영역외의 영역에 배치되어 있는 것이 바람직하다. 다층의 배선층을 갖는 랜덤 로직 등의 대규모 셀과의 접속에 있어서, 디자인 룰의 위반이 발생하는 것을 보다 확실하게 피할 수 있다.In the third aspect of the present invention, the function macro connects between the second wiring layer and the third wiring layer adjacent to the upper and lower sides of the second wiring layer, and is determined from a design rule from the ends of the connection pin region and the connection pin region. It is preferred to further include a second via contact disposed in an area other than the area widened by the distance. In addition, all via contacts connecting between two or more wiring layers, including the first via contact and the second via contact, are other than an area widened by a predetermined distance determined from a design rule from an end of the connection pin area and the connection pin area. It is preferable to arrange in the area | region. In connection with a large cell such as random logic having a multi-layer wiring layer, it is possible to more reliably avoid occurrence of a violation of design rules.
또한, 반도체 장치는 리프 셀을 더 포함하며, 이 리프 셀은 접속 핀 영역에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키고, 접속 핀 영역 및 컨택트 금지 영역이외의 영역에 배치된 제1 비아 컨택트를 더 포함하는 것이 바람직하다.The semiconductor device further includes a leaf cell, wherein the leaf cell includes two or more wiring layers arranged in the connection pin region, and a first wiring layer and a first wiring layer used for connection with other cells among the two or more wiring layers. It is preferable to further include a 1st via contact connected between the 2nd wiring layer adjacent to upper and lower sides, and arrange | positioned in the area | regions other than a connection pin area | region and a contact prohibition area | region.
또한, 반도체 장치는 I/O셀을 더 포함하며, 이 I/O 셀은 접속 핀 영역에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키고, 접속 핀 영역 및 컨택트 금지 영역 외의 영역에 배치된 제1 비아 컨택트를 더 포함하는것이 바람직하다.The semiconductor device further includes an I / O cell, the I / O cell comprising two or more wiring layers arranged in the connection pin region, and a first wiring layer used for connection with other cells among the two or more wiring layers; It is preferable to further include a first via contact connected between the second wiring layers adjacent to the upper and lower sides of the first wiring layer, and disposed in a region other than the connection pin region and the contact prohibition region.
본 발명의 제4 특징은, 이하의 단계를 적어도 갖는 반도체 장치의 제조 방법인 것이다.A fourth feature of the present invention is a method of manufacturing a semiconductor device having at least the following steps.
(1) 기능 매크로 및 반도체 장치를 구성하는 다른 셀의 레이아웃 데이타를 작성하는 단계와,(1) creating layout data of the function macro and other cells constituting the semiconductor device;
(2) 기능 매크로의 레이아웃 데이타에 있어서, 접속 핀 영역 내에 2층 이상의 배선층을 형성하는 단계와,(2) in the layout data of the function macro, forming a wiring layer of two or more layers in the connection pin region;
(3) 2층 이상의 배선층 중, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 사이를 접속시키는 제1 비아 컨택트를, 접속 핀 영역 및 컨택트 금지 영역 외의 영역에 형성하는 단계와(3) Among the wiring layers of two or more layers, the first via contact connecting the first wiring layer used for the connection with another cell and the second wiring layer adjacent to the upper and lower sides of the first wiring layer, except for the connection pin region and the contact prohibition region. Forming in the area
(4) 기능 매크로 및 다른 셀의 레이아웃 데이타로부터 셀 사이즈 및 접속 핀 영역의 레이아웃 패턴이 기술된 LEF 데이타를 각각 형성하는 단계와,(4) forming LEF data describing the cell size and the layout pattern of the connection pin area, respectively, from the function macro and the layout data of the other cells;
(5) 자동 배치 배선 툴을 이용하여, LEF 데이타로부터 기능 매크로 및 다른 셀의 배치 및 기능 매크로 및 다른 셀의 사이를 접속시키는 배선 패턴이 기술된 칩 데이타를 형성하는 단계와,(5) using the automatic layout wiring tool to form chip data describing the arrangement of function macros and other cells and the wiring patterns connecting the function macros and other cells from the LEF data;
(6) 칩 데이타로부터 반도체 장치 전체의 레이아웃 패턴이 기술된 칩 레이아웃 데이타를 작성하는 단계와,(6) generating chip layout data describing the layout pattern of the entire semiconductor device from the chip data;
(7) 레이아웃 데이타에 기초하여 마스크 패턴을 작성하는 단계와,(7) creating a mask pattern based on the layout data;
(8) 반도체 기판에 대해 성막 처리, 마스크 패턴을 이용한 노광 처리, 및 에칭 처리등을 반복 실시하여, 반도체 기판 상에 집적 회로를 형성하는 단계.(8) forming an integrated circuit on the semiconductor substrate by repeatedly performing a film forming process, an exposure process using a mask pattern, an etching process, and the like on the semiconductor substrate.
본 발명의 제4 특징에 따르면, 자동 배치 배선 툴에 대해 LEF 데이타만을 입력함으로써, 자동 배치 배선 툴의 처리하는 데이타량을 감하고, 계산 효율을 향상시킬 수 있다. 또한 동시에, 자동 배치 배선 툴을 이용한 각 셀의 배선 접속에 있어서, 디자인 룰을 위반하는 것을 방지할 수 있다.According to the fourth aspect of the present invention, by inputting only the LEF data into the automatic layout wiring tool, the amount of data to be processed by the automatic layout wiring tool can be reduced, and the calculation efficiency can be improved. At the same time, in the wiring connection of each cell using the automatic layout wiring tool, the design rule can be prevented from being violated.
본 발명의 상기 목적 및 다른 목적들은, 첨부된 도면과 관련하여 기술된 실시예를 이해하면 분명히 알 수 있게 되거나 첨부된 청구범위에 기재되어 있으며, 본 기술 분야의 숙련자라면 본 발명을 실용화할 때 다양한 이점을 얻을 수 있을 것이다.The above and other objects of the present invention will become apparent upon understanding the embodiments described in connection with the accompanying drawings or are described in the appended claims, and those skilled in the art will appreciate You will get an advantage.
도 1은 종래 기술에 따른 기능 매크로의 접속 핀 영역 및 그 주연부의 배선 구조를 도시하는 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Sectional drawing which shows the connection pin area | region of the function macro which concerns on the prior art, and the wiring structure of the peripheral part.
도 2a는 도 1에 도시된 기능 매크로와 랜덤 로직과의 배선 접속의 제1 사례를 나타내는 단면도.FIG. 2A is a cross-sectional view showing a first example of wiring connection between a function macro and random logic shown in FIG. 1; FIG.
도 2b는 도 1에 도시된 기능 매크로와 랜덤 로직과의 배선 접속의 제2 사례를 나타내는 단면도.FIG. 2B is a cross-sectional view showing a second example of wiring connection between the function macro and the random logic shown in FIG. 1; FIG.
도 2c는 3층 구조를 갖는 기능 매크로와 랜덤 로직과의 배선 접속의 사례를 나타내는 단면도.Fig. 2C is a cross-sectional view showing an example of wiring connection between a function macro having a three-layer structure and random logic.
도 3은 본 발명의 제1 실시예에 따른 기능 매크로의 접속 핀 영역 및 그 주연부의 배선 구조를 도시하는 단면도.Fig. 3 is a sectional view showing a wiring structure of a connection pin area of a functional macro according to the first embodiment of the present invention and a peripheral portion thereof.
도 4는 본 발명의 제1 실시예에 따른 기능 매크로의 평면 구성을 도시하는 레이아웃도.Fig. 4 is a layout showing the planar configuration of a function macro according to the first embodiment of the present invention.
도 5a는 도 4에 도시된 기능 매크로와 랜덤 로직과의 배선 접속의 제1 사례를 나타내는 단면도.Fig. 5A is a cross-sectional view showing a first example of wiring connection between a function macro and random logic shown in Fig. 4;
도 5b는 도 4에 도시된 기능 매크로와 랜덤 로직과의 배선 접속의 제2 사례를 나타내는 단면도.5B is a cross-sectional view showing a second example of wiring connection between the function macro and the random logic shown in FIG. 4;
도 6은 본 발명의 제1 실시예에 따른 기능 매크로의 레이아웃 패턴의 설계 방법을 나타내는 플로우차트도.Fig. 6 is a flowchart showing a method for designing a layout pattern of a function macro according to the first embodiment of the present invention.
도 7a는 변형예에 따른 3층 구조의 배선층을 갖는 기능 블럭과 랜덤 로직과의 배선 접속의 사례를 나타내는 단면도.Fig. 7A is a cross-sectional view showing an example of wiring connection between a functional block having a wiring layer having a three-layer structure and random logic according to a modification.
도 7b는 변형예에 따른 5층 구조의 배선층을 갖는 기능 블럭과 랜덤 로직과의 배선 접속의 사례를 나타내는 단면도.Fig. 7B is a sectional view showing an example of wiring connection between a functional block having a five-layer wiring layer and random logic according to a modification.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도시하는 평면도.8 is a plan view showing the structure of a semiconductor device according to the second embodiment of the present invention.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 레이아웃 패턴의 설계 방법을 나타내는 플로우차트도.9 is a flowchart showing a method of designing a layout pattern of a semiconductor device according to the second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
1 : 접속 핀 영역1: connection pin area
2 : 기능 매크로2: function macro
3 : 컨택트 금지 영역3: contact prohibited area
4 : 제1 비아 컨택트4: first via contact
5, 21 : 제1 배선층5, 21: first wiring layer
6, 22, 23 : 제2 배선층6, 22, 23: second wiring layer
20 : 랜덤 로직20: random logic
이하 도면을 참조하여, 본 발명의 실시예를 설명한다. 도면의 기재에 있어서 종래 기술과 동일 또는 유사한 부분에는 동일 또한 유사한 부호를 부여하고 있다. 단, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야한다. 또한, 도면 상호간에도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same or similar reference numerals are given to the same or similar parts as in the prior art. It should be noted, however, that the drawings are schematic, and that the relationship between the thickness and the planar dimension, the ratio of the thickness of each layer, and the like differ from those in reality. Moreover, of course, the part from which the relationship and the ratio of a mutual dimension differ also in between drawings is contained.
〈제1 실시 형태〉<1st embodiment>
도 3은 본 발명의 제1 실시예에 따른 기능 매크로의 접속 핀 영역 및 그 주연부의 배선 구조를 나타내는 단면도이다. 본 발명의 제1 실시예에 따른 기능 매크로(2)는 자동 배치 배선 툴을 이용하여 설계되는 반도체 장치에 혼재된 기능 매크로(2)이다. 또한, 도 3에 도시한 바와 같이 기능 매크로(2)는 접속 핀 영역(1)에 배치된 2층 이상의 배선층(5, 6)과, 이들의 배선층(5, 6) 내, 다른 셀(20)과의접속에 사용되는 제1 배선층(5)과 제1 배선층(5) 상하에 인접하는 제2 배선층(6) 간을 접속하는 제1 비아 컨택트(4)를 적어도 구비한다. 제1 비아 컨택트는 접속 핀 영역(1) 및 접속 핀 영역(1)의 단부로부터 디자인 룰에서 정해전 소정의 거리만큼 넓힌 영역(3) 이외의 영역에 배치되어 있다. 또, 제1 실시예에서는 배선층은 제1 배선층(5)과 제2 배선층(6)의 2층 구조이다.3 is a cross-sectional view showing a connection pin area of a functional macro according to the first embodiment of the present invention and a wiring structure of the peripheral portion thereof. The function macro 2 according to the first embodiment of the present invention is a function macro 2 mixed in a semiconductor device designed using an automatic layout wiring tool. In addition, as shown in FIG. 3, the function macro 2 includes two or more wiring layers 5 and 6 arranged in the connection pin region 1, and other cells 20 in these wiring layers 5 and 6. At least the first via contact 4 for connecting the first wiring layer 5 used for the connection with the second wiring layer 6 adjacent to the upper and lower sides of the first wiring layer 5 is provided. The first via contact is disposed in an area other than the connection pin area 1 and the area 3 extended from the ends of the connection pin area 1 by a predetermined distance in the design rule. In the first embodiment, the wiring layer has a two-layer structure of the first wiring layer 5 and the second wiring layer 6.
여기에서, 「디자인 룰에서 정해진 소정의 거리」는, 스페이스 룰에서 인접하는 비아 컨택트 간에 필요한 거리를 말한다. 「접속 핀 영역(1)의 단에서부터 디자인 룰에서 정해진 소정의 거리만큼 넓힌 영역」을 컨택트 금지 영역(3)이라고 한다. 또한, 도 1에서 접속 핀 영역(1)에 배치된 배선층(5, 6)은 제1 배선층(5)과 제2 배선층(6)으로 이루어지는 2층 구조를 구비한다. 따라서, 제2 배선층(6)은 제1 배선층(5) 상측에만 배치된다. 또한, 「다른 셀」로서 랜덤 로직(20)을 나타낸다.Here, the "predetermined distance determined by the design rule" refers to a distance required between adjacent via contacts in the space rule. The "area extended from the end of the connection pin area 1 by a predetermined distance determined by the design rule" is referred to as the contact prohibition area 3. In addition, the wiring layers 5 and 6 arranged in the connection pin area | region 1 in FIG. 1 have the 2-layered structure which consists of the 1st wiring layer 5 and the 2nd wiring layer 6. As shown in FIG. Therefore, the second wiring layer 6 is disposed only above the first wiring layer 5. In addition, the random logic 20 is shown as "another cell."
도 4는 기능 매크로(2)의 평면 구성을 나타내는 레이아웃도이다. 도 4에 도시한 바와 같이, 기능 매크로(2)는 레이아웃 패턴(19)의 외주부에 배치된 접속 핀 영역(1)과 각 접속 핀 영역(1)의 주연부에 배치된 컨택트 금지 영역(3)을 구비한다. 컨택트 금지 영역(3)은 접속 핀 영역(1)을 둘러싸도록 배치되어 있다. 따라서, 도 3에 도시한 제1 배선층(5)과 제2 배선층(6) 간을 접속하는 제1 비아 컨택트(4)는 컨택트 금지 영역(3)의 외측(도 4의 백지 부분)에 배치되어 있다. 또, 도 4에는 3개의 접속 핀 영역(1)에 나타내었지만, 접속 핀 영역의 수는 몇 개라도 상관없다.4 is a layout diagram showing a planar configuration of the function macro 2. As shown in FIG. 4, the function macro 2 includes the connection pin regions 1 disposed at the outer circumference of the layout pattern 19 and the contact prohibition regions 3 disposed at the periphery of each connection pin region 1. Equipped. The contact prohibition region 3 is arranged to surround the connection pin region 1. Accordingly, the first via contact 4 connecting the first wiring layer 5 and the second wiring layer 6 shown in FIG. 3 is disposed outside the contact prohibition region 3 (blank section in FIG. 4). have. In addition, although shown in the three connection pin area | region 1 in FIG. 4, the number of connection pin area | regions may be any number.
도 5a 및 도 5b는 도 3에 도시한 기능 매크로(2)와 랜덤 로직(20)과의 배선 접속의 사례를 나타내는 단면도이다. 우선, 도 5a에 도시한 바와 같이 기능 매크로(2)의 제2 배선층(6)은 제1 비아 컨택트(4)를 통하여 제1 배선층(5)에 접속되어 있다. 접속 핀 영역(1)에는 제1 및 제2 배선층(5, 6)이 배치되어 있다. 랜덤 로직(20)의 제2 배선층(22)은 비아 컨택트(24)를 통하여 제1 배선층(21)에 접속되어 있다. 랜덤 로직(20)의 제1 배선층(21)은 기능 매크로(2)의 제1 배선층(5)과 직접 접속되어 있다. 또한, 제1 비아 컨택트(4)는 접속 핀 영역(1)의 단부로부터 스페이스 룰에서 정해진 거리만큼 떨어져서 배치되어 있다. 즉, 제1 비아 컨택트(4)는 컨택트 금지 영역(3)의 외측에 배치되어 있다. 따라서, 도 2a에 도시한 바와 같이 제1 비아 컨택트(54), 비아 컨택트(74) 간에서 발생하는 스페이스 에러를 회피할 수 있다.5A and 5B are sectional views showing an example of wiring connection between the function macro 2 and the random logic 20 shown in FIG. First, as shown in FIG. 5A, the second wiring layer 6 of the function macro 2 is connected to the first wiring layer 5 via the first via contact 4. First and second wiring layers 5 and 6 are disposed in the connection pin region 1. The second wiring layer 22 of the random logic 20 is connected to the first wiring layer 21 through the via contact 24. The first wiring layer 21 of the random logic 20 is directly connected to the first wiring layer 5 of the function macro 2. In addition, the first via contact 4 is disposed away from the end of the connecting pin region 1 by a distance determined by the space rule. That is, the first via contact 4 is disposed outside the contact prohibition region 3. Therefore, as shown in FIG. 2A, a space error occurring between the first via contact 54 and the via contact 74 can be avoided.
또한, 도 5b에 도시한 바와 같이 기능 매크로(2)의 배선층(5, 6) 및 제1 비아 컨택트(4)는 도 5a와 동일한 배치를 취한다. 랜덤 로직(20)의 제2 배선층(23)은 접속 핀 영역(1)에서 비아 컨택트(25)를 통하여 기능 매크로(2)의 제1 배선층(5)으로 접속되어 있다. 이 때, 제1 비아 컨택트(4)는 컨택트 금지 영역(3)의 외측에 배치되어 있기 때문에, 도 2b에 도시한 바와 같이 제1 비아 컨택트(54), 비아 컨택트(75) 간에서 발생하는 스택 에러를 회피할 수 있다.In addition, as shown in FIG. 5B, the wiring layers 5 and 6 and the first via contact 4 of the function macro 2 have the same arrangement as in FIG. 5A. The second wiring layer 23 of the random logic 20 is connected to the first wiring layer 5 of the function macro 2 via the via contact 25 in the connection pin region 1. At this time, since the first via contact 4 is disposed outside the contact prohibition region 3, the stack generated between the first via contact 54 and the via contact 75 as shown in FIG. 2B. Errors can be avoided.
도 6은 본 발명의 제1 실시예에 따른 기능 매크로를 설계하는 방법을 나타내는 플로우차트도이다.6 is a flowchart illustrating a method of designing a function macro according to the first embodiment of the present invention.
(1) 우선, 단계 S1 및 단계 S2에서 기능 매크로가 완수하는 기능을 명확하게하는 시스템 설계 및 기능 설계를 행한다. 즉, 어떠한 입력이 들어와서 어떠한 출력이 나올지를 명확하게 한다.(1) First, a system design and a function design are made to clarify the function that the function macro completes in steps S1 and S2. That is, it clarifies which input comes in and which output comes out.
(2) 다음에, 단계 S3 및 단계 S4에서 명확해진 기능을 구체적으로 전자 회로로 하기 위해서 우선 논리 회로의 설계(논리 설계)를 행하고, 다음에 트랜지스터를 이용한 기본 논리 회로를 이용하여 전자 회로의 설계(논리 설계)를 행한다.(2) Next, in order to specifically design the functions clarified in steps S3 and S4 into electronic circuits, first, the logic circuits are designed (logical design), and then the electronic circuits are designed using basic logic circuits using transistors. (Logical design).
(3) 다음에, 단계 S5에서 형성된 전자 회로가 소정의 기능을 발휘할지의 여부를 검증하기 위하여 컴퓨터를 이용하여 시뮬레이션을 행한다.(3) Next, a simulation is performed using a computer to verify whether or not the electronic circuit formed in step S5 performs a predetermined function.
(4) 다음에, 단계 S6에서 전자 회로를 구성하는 트랜지스터, 저항, 용량 등의 반도체 소자를 반도체 칩 상의 어딘가에 배치하여 어떻게 배선하면 좋을지를 결정하는 레이아웃 설계를 행한다.(4) Next, in step S6, a layout design is performed in which semiconductor elements such as transistors, resistors, and capacitors constituting the electronic circuit are arranged somewhere on the semiconductor chip to determine how to wire them.
(5) 마지막으로, 단계 S7에서 접속 핀 영역에 배치된 배선층을 2층 이상으로 구성하고자 하는 경우(단계 S7에서 YES), 단계 S9로 진행하여, 접속 핀 영역 내에 2층 이상의 배선층을 배치한다. 그리고, 이들 배선층 간을 접속하는 비아 컨택트를 접속 핀 영역 및 컨택트 금지 영역을 제외한 영역으로 배치한다. 그리고, 단계 S8에서 기능 매크로의 레이아웃 패턴이 완성된다. 또한, 레이아웃 설계에서 형성된 접속 핀 영역의 배선층을 2층 이상으로 구성하지 않은 경우(단계 S7에서 NO), 단계 S8로 진행하고, 기능 매크로의 레이아웃 패턴을 완성한다.(5) Finally, when it is desired to configure two or more wiring layers arranged in the connection pin region in step S7 (YES in step S7), the flow advances to step S9 to arrange two or more wiring layers in the connection pin region. The via contact connecting the wiring layers is arranged in a region excluding the connection pin region and the contact prohibition region. In step S8, the layout pattern of the function macro is completed. In addition, when the wiring layer of the connection pin area | region formed by layout design is not comprised by two or more layers (NO in step S7), it progresses to step S8 and completes the layout pattern of a function macro.
본 발명의 제1 실시예에 따르면 제1 배선층(5) 및 제1 배선층(5)의 하측에 인접하는 제2 배선층(6)을 접속 핀 영역(1)에 배치하고, 제1 배선층(5)과 제2 배선층(6) 간을 접속하는 제1 비아 컨택트(4)를 접속 핀 영역(1) 및 컨택트 금지영역(3) 이상의 영역에 배치함으로써, 랜덤 로직(20) 등 외의 셀과의 접속에서 랜덤 로직(20)의 비아 컨택트(24, 25)와 기능 매크로(2)의 제1 비아 컨택트(4) 간에서 디자인 룰을 위반하는 것을 방지할 수 있다. 따라서, 다른 셀과의 접속에서 디지인 룰을 위반하지 않고, 배선 자유도의 접속을 행할 수 있는 기능 매크로 및 기능 매크로의 설계 방법을 제공할 수 있다.According to the first embodiment of the present invention, the first wiring layer 5 and the second wiring layer 6 adjacent to the lower side of the first wiring layer 5 are disposed in the connection pin region 1, and the first wiring layer 5 is disposed. The first via contact 4 connecting the second wiring layer 6 and the second wiring layer 6 is disposed in an area greater than or equal to the connection pin region 1 and the contact prohibition region 3, so as to connect to cells other than the random logic 20 or the like. Violation of the design rule between the via contacts 24 and 25 of the random logic 20 and the first via contact 4 of the function macro 2 can be prevented. Therefore, it is possible to provide a function macro and a method of designing a function macro capable of connecting wiring degrees of freedom without violating the design rule in connection with other cells.
(변형예)(Variation)
도 3, 도 5a 및 도 5b에서 접속 핀 영역(1)에 배치된 배선층(5, 6)은 제1 배선층(5)과 제2 배선층(6)으로 이루어지는 2층 구조를 구비한다. 그러나, 본 발명은 2층 배선층(5, 6)을 구비하는 기능 매크로(2)에만 적용되는 것은 아니다. 배선층은 3층 이상이어도 좋다. 그래서, 변형예에서 도 7a 및 도 7b를 참조하여 3층 구조 및 5층 구조를 구비하는 기능 매크로(2)와 랜덤 로직(20)과의 접속 사례를 각각 나타낸다.3, 5A and 5B, the wiring layers 5 and 6 arranged in the connection pin region 1 have a two-layer structure consisting of the first wiring layer 5 and the second wiring layer 6. However, the present invention is not applied only to the functional macro 2 having the two-layer wiring layers 5 and 6. The wiring layer may be three or more layers. So, in the modification, the connection example of the function macro 2 and the random logic 20 which have a 3 layer structure and a 5 layer structure with reference to FIGS. 7A and 7B is shown, respectively.
도 7a는 변형예에 따른 3층 구조를 구비하는 기능 매크로(2)와 랜덤 로직(20)과의 접속 사례를 나타내는 단면도이다. 도 7a에 도시한 바와 같이, 기능 매크로(2)는 접속 핀 영역(1)에 배치된 3층의 배선층(5, 6, 8)과, 이들 배선층(5, 6, 8) 내, 랜덤 로직(20) 등의 다른 셀과의 접속에 사용되는 제1 배선층(5)과 제1 배선층(5) 하측 및 상측에 각각 인접하는 제2 배선층(6, 8) 간을 접속하는 제1 비아 컨택트(4, 7)를 구비한다. 제1 비아 컨택트(4, 7)는 접속 핀 영역(1) 및 접속 핀 영역(1)의 단부로부터 디자인 룰에서 정해진 소정의 거리만큼 넓힌 영역(3) 이외의 영역에 배치되어 있다.FIG. 7A is a cross-sectional view showing a connection example between a function macro 2 having a three-layer structure and a random logic 20 according to a modification. As shown in FIG. 7A, the function macro 2 includes three wiring layers 5, 6, and 8 arranged in the connection pin region 1, random logic () in these wiring layers 5, 6, and 8. A first via contact 4 connecting the first wiring layer 5 used for connection with another cell such as 20) and the second wiring layers 6 and 8 adjacent to the lower side and the upper side of the first wiring layer 5, respectively. , 7). The first via contacts 4 and 7 are disposed in regions other than the region 3 which is widened by the predetermined distance determined by the design rule from the connecting pin region 1 and the ends of the connecting pin region 1.
한편, 랜덤 로직(20)에서 제2 배선층(23)은 접속 핀 영역(1)에 배치되며 접속 핀 영역(1)에서 비아 컨택트(25)를 통하여 기능 매크로(2)의 제1 배선층(5)에 접속되어 있다. 또, 자동 배치 배선툴을 이용하여 기능 매크로(2)와 랜덤 로직(20)을 접속할 때 랜덤 로직(20)의 제2 배선층(23)이 접속 핀 영역(1)에 배치되었기 때문에 도 7a에 도시한 기능 매크로(2)의 제2 배선층(8)은 접속 핀 영역(1)에 배치되어 있지 않다. 즉, 자동 배치 배선 툴에 의한 접속 처리에서 접속 핀 영역(1)의 제2 배선층(8)은 자동적으로 삭제되어 있다.Meanwhile, in the random logic 20, the second wiring layer 23 is disposed in the connection pin region 1, and the first wiring layer 5 of the function macro 2 is connected to the via pin 25 in the connection pin region 1. Is connected to. In addition, since the second wiring layer 23 of the random logic 20 is arranged in the connection pin region 1 when the function macro 2 and the random logic 20 are connected by using the automatic layout wiring tool, it is shown in Fig. 7A. The second wiring layer 8 of one function macro 2 is not disposed in the connection pin region 1. That is, the 2nd wiring layer 8 of the connection pin area | region 1 is automatically deleted by the connection process by an automatic layout wiring tool.
이 때, 제1 비아 컨택트(4, 7)가 컨택트 금지 영역(3)의 외측에 배치되어 있으므로, 도 2c에 도시한 바와 같은 제1 비아 컨택트(57)와 비아 컨택트(75) 간에서 발생하는 스페이스 에러(77) 및 비아 컨택트(75)와 비아 컨택트(76) 간에서 발생하는 스택 에러(78)를 각각 회피할 수 있다.At this time, since the first via contacts 4 and 7 are disposed outside the contact prohibition region 3, the first via contacts 4 and 7 are generated between the first via contact 57 and the via contact 75 as shown in FIG. 2C. It is possible to avoid the space error 77 and the stack error 78 occurring between the via contact 75 and the via contact 76, respectively.
도 7b는 변형예에 따른 5층의 배선층을 구비하는 기능 매크로(2)와 랜덤 로직(20)과의 접속 사례를 나타내는 단면도이다. 도 7b에 도시한 바와 같이, 기능 매크로(2)는 접속 핀 영역(1)에 배치된 5층 배선층(5, 6, 8, 9, 10)과, 이들의 배선층(5, 6, 8, 9, 10) 내 랜덤 로직(20) 등의 다른 셀과의 접속에 사용되는 제1 배선층(5)과 제1 배선층(5)의 하측 및 상측에 각각 인접하는 제2 배선층(6, 8) 간을 접속하는 제1 비아 컨택트(4, 7)를 구비한다. 제1 비아 컨택트(4, 7)는 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역으로 배치되어 있다. 또한 기능 매크로(2)는 제2 배선층(6)와 제2 배선층(6) 하측에 인접하는 제3 배선층(9) 간을 접속하는 제2 비아 컨택트(11)와, 제2 배선층(8)과 제2 배선층(8)의 상측에 인접하는제3 배선층(10) 간을 접속하는 제2 비아 컨택트(12)를 구비한다. 제2 비아 컨택트(11, 12)는 각각 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역으로 배치되어 있다.FIG. 7B is a cross-sectional view showing a connection example between the function macro 2 having the five-layer wiring layer and the random logic 20 according to the modification. As shown in FIG. 7B, the function macro 2 includes five-layer wiring layers 5, 6, 8, 9, and 10 arranged in the connection pin region 1, and their wiring layers 5, 6, 8, and 9. Between the first wiring layer 5 and the second wiring layers 6 and 8 adjacent to the lower side and the upper side of the first wiring layer 5 used for the connection with other cells, such as the random logic 20, 10, respectively. The first via contacts 4 and 7 to connect are provided. The first via contacts 4 and 7 are arranged in regions other than the connection pin region 1 and the contact prohibition region 3. The function macro 2 further includes a second via contact 11 connecting the second wiring layer 6 to the third wiring layer 9 adjacent to the lower side of the second wiring layer 6, and the second wiring layer 8. A second via contact 12 for connecting the third wiring layer 10 adjacent to the upper side of the second wiring layer 8 is provided. The second via contacts 11 and 12 are arranged in regions other than the connection pin region 1 and the contact prohibition region 3, respectively.
한편, 랜덤 로직(20)의 제3 배선층(26)은 접속 핀 영역(1)으로 배치되며 접속 핀 영역(1)에서 비아 컨택트(27)를 통하여 제2 배선층(22)에 접속되어 있다. 제2 배선층(22)은 접속 핀 영역(1)에서 비아 컨택트(28)를 통하여 기능 매크로(2)의 제1 배선층(5)에 접속되어 있다. 또, 도 7a와 마찬가지로 자동 배치 배선 툴에 의한 접속 처리에서 접속 핀 영역(1)의 제2 배선층(6) 및 제3 배선층(9)은 자동적으로 삭제되어 있다.On the other hand, the third wiring layer 26 of the random logic 20 is arranged in the connection pin region 1 and is connected to the second wiring layer 22 through the via contact 27 in the connection pin region 1. The second wiring layer 22 is connected to the first wiring layer 5 of the function macro 2 via the via contact 28 in the connecting pin region 1. In addition, similarly to FIG. 7A, the second wiring layer 6 and the third wiring layer 9 of the connection pin region 1 are automatically deleted in the connection processing by the automatic layout wiring tool.
이 때, 제1 비아 컨택트(4)가 컨택트 금지 영역(3) 외측에 배치되어 있으므로 제1 비아 컨택트(4)와 비아 컨택트(28) 간에서 발생하는 스페이스 에러를 회피할 수 있다. 또한, 제2 비아 컨택트(11)가 컨택트 금지 영역(3) 외측에 배치되어 있으므로 제2 비아 컨택트(11)와 비아 컨택트(27) 간에서 발생하는 스페이스 에러를 회피할 수 있다.In this case, since the first via contact 4 is disposed outside the contact prohibition region 3, a space error occurring between the first via contact 4 and the via contact 28 can be avoided. In addition, since the second via contact 11 is disposed outside the contact prohibition region 3, a space error occurring between the second via contact 11 and the via contact 27 can be avoided.
변형예에 따르면 3층 구조 및 5층 구조를 구비하는 기능 매크로(2)와 랜덤 로직(20)과의 접속에서 각 배선층 간을 접속하는 비아 컨택트를 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역에 배치함으로써, 랜덤 로직(20)의 비아 컨택트(24, 25)와 가능 매크로(2)의 제1 비아 컨택트(4) 간에서 디자인 룰의 위반이 일어나는 것을 회피할 수 있다.According to a modification, via contact connecting each wiring layer in the connection between the function macro 2 having the three-layer structure and the five-layer structure and the random logic 20 is connected to the connection pin region 1 and the contact prohibition region 3. By arranging in an area other than), a violation of design rules can be avoided between the via contacts 24 and 25 of the random logic 20 and the first via contact 4 of the possible macro 2.
또, 도 7b에 도시한 접속 사례에서는 랜덤 로직(20) 하측에 제3 배선층(26)이 접속 핀 영역(1)에 배치되어 있지만, 이에 한정되지는 않는다. 5층 배선층 내 임의의 배선층이 접속 핀 영역(1)에 배치되어 있어도 디자인 룰에 위반하는 비아 컨택트의 배치를 회피할 수 있다. 또한, 6층 이상의 배선을 구비하는 기능 매크로에서도 마찬가지로 하여 각 배선층 간을 접속하는 모든 비아 컨택트를 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역에 배치함으로써, 디자인 룰의 위반이 일어나는 것을 피할 수 있다.In addition, although the 3rd wiring layer 26 is arrange | positioned in the connection pin area | region 1 under the random logic 20 in the connection example shown in FIG. 7B, it is not limited to this. Even if an arbitrary wiring layer in the five-layer wiring layer is arranged in the connection pin region 1, the arrangement of via contacts in violation of the design rule can be avoided. Similarly, in the function macro having six or more layers of wiring, all via contacts connecting the respective wiring layers are placed in regions other than the connection pin region 1 and the contact prohibition region 3, thereby causing a violation of the design rule. Can be avoided.
〈제2 실시 형태〉<2nd embodiment>
제2 실시 형태에서는 제1 실시 형태에서 나타낸 기능 매크로를 구비하는 반도체 장치 및 그 제조 방법에 대하여 설명한다. 도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 8에 도시한 바와 같이, 제2 실시 형태에 따른 반도체 장치는 자동 배치 배선툴을 이용하여 설계된 반도체 장치이다. 또한, 반도체 장치는 제1 실시 형태에서 나타낸 기능 매크로(2)를 구비한다. 즉, 기능 매크로(2)는 접속 핀 영역(1)에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 내, 다른 셀과의 접속에 사용되는 제1 배선층과 제2 배선층 상하에 인접하는 제2 배선층 간을 접속하고, 접속 핀 영역(1) 및 접속 핀 영역(1)의 단부로부터 디자인 룰에서 정해진 소정의 거리만큼 넓힌 영역(컨택트 금지 영역 ; 3) 이외의 영역에 배치된 제1 비아 컨택트를 적어도 구비한다. 또한, 도 7b에 도시한 바와 같이 기능 매크로(2)는 제2 배선층과 제2 배선층 상하에 인접하는 제3 배선층 간을 접속하고, 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역에 배치된 제2 비아 컨택트를 더 구비한다. 또, 기능 매크로(2)의 수는 단수나 복수나 상관없다. 또한, 1개의 기능 매크로(2)가 구비하는 접속 핀 영역(1)의 수도 단수나 복수나 상관없다. 도 8에서는 3개의 접속 핀 영역을 각각 구비하는 2개의 기능 매크로(2)를 나타낸다.In 2nd Embodiment, the semiconductor device provided with the function macro shown by 1st Embodiment, and its manufacturing method are demonstrated. 8 is a plan view showing the structure of a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 8, the semiconductor device according to the second embodiment is a semiconductor device designed using an automatic layout wiring tool. In addition, the semiconductor device includes the function macro 2 shown in the first embodiment. In other words, the function macro 2 includes two or more wiring layers arranged in the connection pin region 1, and two or more adjacent first and second wiring layers used for connection with other cells in two or more wiring layers. The first via contact disposed between the wiring layers and an area other than a region (contact prohibition region; 3) widened from the end of the connection pin region 1 and the end of the connection pin region 1 by a predetermined distance specified in the design rule. At least. In addition, as shown in FIG. 7B, the function macro 2 connects the second wiring layer and the third wiring layer adjacent to the upper and lower sides of the second wiring layer, and is a region other than the connection pin region 1 and the contact prohibition region 3. And a second via contact disposed in the. In addition, the number of the function macros 2 may be singular or plural. The number of the connecting pin regions 1 included in one functional macro 2 may be either singular or plural. 8 shows two functional macros 2 each having three connection pin regions.
또한, 반도체 장치는 리프 셀(17)을 더 구비한다. 리프셀(17)은 기능 매크로(2)보다도 소규모의 셀, 예를 들면 논리합, 논리곱 등의 단체 셀 등을 의미한다. 리프 셀(17)은 접속 핀 영역(1)에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 내, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층 상하에 인접하는 제2 배선층 간을 접속하고, 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역에 배치된 제1 비아 컨택트를 적어도 구비한다.In addition, the semiconductor device further includes a leaf cell 17. The leaf cell 17 means a cell smaller than the function macro 2, for example, a single cell such as logical sum or logical product. The leaf cell 17 is formed between two or more wiring layers arranged in the connection pin region 1, between two or more wiring layers, and a first wiring layer used for connection with other cells, and a second wiring layer adjacent to the upper and lower sides of the first wiring layer. And a first via contact disposed in a region other than the connection pin region 1 and the contact prohibition region 3.
또한, 반도체 장치는 I/O 셀(18)을 더 구비한다. I/O 셀(18)은 반도체 칩의 외주 부분에 배치되며, 외부와의 신호의 입출력에 따른 셀이다. I/O 셀(18)은 접속 핀 영역(1)에 배치된 2층 이상의 배선층과, 2층 이상의 배선층 내, 다른 셀과의 접속에 사용되는 제1 배선층과 제1 배선층 상하에 인접하는 제2 배선층 간을 접속하고, 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역으로 배치된 제1 비아 컨택트를 적어도 구비한다.In addition, the semiconductor device further includes an I / O cell 18. The I / O cell 18 is disposed on the outer circumferential portion of the semiconductor chip and is a cell according to the input / output of a signal with the outside. The I / O cell 18 includes two or more wiring layers arranged in the connection pin region 1, a first wiring layer used for connection with other cells in the two or more wiring layers, and a second adjacent upper and lower layers. The wiring layers are connected to each other, and at least a first via contact disposed in a region other than the connection pin region 1 and the contact prohibition region 3 is provided.
리프 셀(17) 및 I/O 셀(18)은 제2 배선층과 제2 배선층 상하에 인접하는 제3 배선층 간을 접속하고, 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이외의 영역에 배치된 제2 비아 컨택트를 더 구비하고 있어도 좋다. 또한, 리프 셀(17) 및 I/O 셀(18)의 수는 단수나 복수나 상관없다. 또한, 1개의 기능 매크로(2)가 구비하는 접속 핀 영역(1) 수도 단수나 복수나 상관없다.The leaf cell 17 and the I / O cell 18 connect between the second wiring layer and the third wiring layer adjacent to each other above and below the second wiring layer, and are connected to a region other than the connection pin region 1 and the contact prohibition region 3. A second via contact disposed may be further provided. The number of leaf cells 17 and I / O cells 18 may be singular or plural. In addition, the number or the number of connection pin areas 1 which one function macro 2 has may be sufficient.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 플로우차트도이다. 또한, 도 9에 도시하는 반도체 장치는 제1 기능 블록(2a)과 제2 기능 블록(2b)과 랜덤 로직(20)을 구비한다.9 is a flowchart illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention. In addition, the semiconductor device shown in FIG. 9 includes a first functional block 2a, a second functional block 2b, and a random logic 20.
(1) 우선, 제1 기능 매크로(2a), 제2 기능 매크로(2b), 랜덤 로직(20) 및 그 외 셀의 레이아웃 데이타(13)를 작성한다.(1) First, layout data 13 of the first functional macro 2a, the second functional macro 2b, the random logic 20, and other cells are created.
(2) 다음에, 제1 기능 매크로(2a) 및 제2 기능 매크로(2b)의 레이아웃 데이타에서 각각의 접속 핀 영역 내에 2층 이상의 배선층을 형성한다.(2) Next, a wiring layer of two or more layers is formed in each connection pin region in the layout data of the first function macro 2a and the second function macro 2b.
(3) 다음에, 2층 이상의 배선층 내, 랜덤 로직(20), 그 외 셀과의 접속에 사용되는 제1 배선층과 제1 배선층의 상하에 인접하는 제2 배선층 간을 접속하는 제1 비아 컨택트를 접속 핀 영역 및 접속 핀 영역의 단부로부터 디자인 룰에서 정해진 소정의 거리만큼 넓힌 영역 이외의 영역으로 형성한다.(3) Next, a first via contact connecting the first wiring layer used for the connection with the random logic 20 and other cells in the wiring layer of two or more layers and the second wiring layer adjacent to the upper and lower sides of the first wiring layer. Is formed in a region other than the region widened by a predetermined distance defined by the design rule from the ends of the connecting pin region and the connecting pin region.
(4) 다음에, 제1 기능 매크로(2a), 제2 기능 매크로(2b), 랜덤 로직(20) 및 그 외의 셀의 레이아웃 데이타(13)로부터 셀 사이즈 및 접속 핀 영역의 레이아웃 패턴이 기술된 LEF 데이타(14)를 각각 형성한다. 여기에, LEF 데이타(14)는 셀 사이즈, 접속 핀 영역의 크기, 동영역 내의 배선층의 레이아웃 등만을 설정한 데이타가다. 도 9에서 LEF 데이타(14)의 사선 부분은 접속 핀 영역을 나타낸다.(4) Next, from the first function macro 2a, the second function macro 2b, the random logic 20, and the layout data 13 of other cells, the cell size and the layout pattern of the connection pin area are described. LEF data 14 are formed, respectively. The LEF data 14 is data in which only the cell size, the size of the connection pin region, the layout of the wiring layer in the same region, and the like are set. In FIG. 9, an oblique portion of the LEF data 14 represents a connection pin area.
(5) 다음에, 자동 배치 배선 툴을 사용하여 LEF 데이타(14)로부터 제1 기능 매크로, 제2 기능 매크로, 랜덤 로직(20) 및 그 외의 셀의 배치 및 기능 매크로(2a, 2b), 랜덤 로직(20) 및 그 외 셀 간을 접속하는 배선 패턴이 기술된 칩 데이타(15)를 형성한다.(5) Next, using the automatic layout wiring tool, randomly arranging the first functional macro, the second functional macro, the random logic 20 and other cells from the LEF data 14, and the function macros 2a and 2b, and randomly. The chip data 15 describing the wiring pattern connecting the logic 20 and the other cells forms.
(6) 다음에, 이 칩 데이타(15)로부터 반도체 장치 전체의 레이아웃 패턴이 기술된 칩 레이아웃 데이타(167)를 작성한다. 이상의 과정을 거쳐서 반도체 장치의 레이아웃 패턴의 설계가 완료된다.(6) Next, from this chip data 15, chip layout data 167 in which the layout pattern of the entire semiconductor device is described is created. Through the above process, the design of the layout pattern of the semiconductor device is completed.
(7) 마지막으로, 이 레이아웃 패턴에 기초하여 마스크 패턴을 작성한다. 그리고, 반도체 기판에 대하여 성막 처리, 마스크 패턴을 이용한 노광 처리 및 에칭 처리 등을 반복 실시하여, 반도체 기판 상에 집적 회로를 형성한다. 상기 웨이퍼 공정이 종료 후, 웨이퍼형의 복수의 반도체 칩을 절단하고 소정의 패키징 처리를 실시한다. 이상의 공정을 거쳐서, 제2 실시예에 따른 반도체 장치를 제조할 수 있다.(7) Finally, a mask pattern is created based on this layout pattern. Then, a film forming process, an exposure process using a mask pattern, an etching process, and the like are repeatedly performed on the semiconductor substrate to form an integrated circuit on the semiconductor substrate. After the wafer process is completed, a plurality of wafer-like semiconductor chips are cut and a predetermined packaging process is performed. Through the above steps, the semiconductor device according to the second embodiment can be manufactured.
제2 실시예에 따르면 자동 배치 배선 툴에 대하여 LEF 데이타(14)만을 입력함으로서 자동 배치 배선 툴이 처리하는 데이타량을 줄이고, 계산 효율을 향상시킬 수 있다. 또한 동시에, 자동 배선 툴에 따른 각 셀 간의 배선 접속에서 컨택트 금지 영역(3) 외측에 제1 비아 컨택트 및 제2 비아 컨택트가 형성되어 있기 때문에, 다른 셀과의 접속에 의한 디자인 룰을 위반하는 것을 억제할 수 있다.According to the second embodiment, by inputting only the LEF data 14 into the automatic layout wiring tool, the amount of data processed by the automatic layout wiring tool can be reduced, and the calculation efficiency can be improved. At the same time, since the first via contact and the second via contact are formed outside the contact prohibition region 3 in the wiring connection between the cells according to the automatic wiring tool, the design rule by connection with other cells is violated. It can be suppressed.
상기와 같이, 본 발명의 제1 실시예에 따르면 제1 배선층(5) 및 제1 배선층(5)의 하측에 인접하는 제2 배선층(6)을 접속 핀 영역(1)에 배치하고, 제1 배선층(5)과 제2 배선층(6) 간을 접속하는 제1 비아 컨택트(4)를 접속 핀 영역(1) 및 컨택트 금지 영역(3) 이상의 영역에 배치함으로써, 랜덤 로직(20) 등 외의 셀과의 접속에서 랜덤 로직(20)의 비아 컨택트(24, 25)와 기능 매크로(2)의 제1 비아컨택트(4) 간에서 디자인 룰을 위반하는 것을 방지할 수 있다. 따라서, 다른 셀과의 접속에서 디지인 룰을 위반하지 않고, 배선 자유도의 접속을 행할 수 있는 기능 매크로 및 기능 매크로의 설계 방법을 제공할 수 있다.As described above, according to the first embodiment of the present invention, the first wiring layer 5 and the second wiring layer 6 adjacent to the lower side of the first wiring layer 5 are disposed in the connection pin region 1, and the first wiring layer 6 is disposed. By placing the first via contact 4 connecting the wiring layer 5 and the second wiring layer 6 in an area greater than or equal to the connection pin region 1 and the contact prohibition region 3, cells other than the random logic 20 and the like. Violation of the design rule between the via contacts 24 and 25 of the random logic 20 and the first via contact 4 of the function macro 2 in connection with the control circuit can be prevented. Therefore, it is possible to provide a function macro and a method of designing a function macro capable of connecting wiring degrees of freedom without violating the design rule in connection with other cells.
제2 실시예에 따르면 자동 배치 배선 툴에 대하여 LEF 데이타(14)만을 입력함으로서 자동 배치 배선 툴이 처리하는 데이타량을 줄이고, 계산 효율을 향상시킬 수 있다. 또한 동시에, 자동 배선 툴에 따른 각 셀 간의 배선 접속에서 컨택트 금지 영역(3) 외측에 제1 비아 컨택트 및 제2 비아 컨택트가 형성되어 있기 때문에, 다른 셀과의 접속에 의한 디자인 룰을 위반하는 것을 억제할 수 있다.According to the second embodiment, by inputting only the LEF data 14 into the automatic layout wiring tool, the amount of data processed by the automatic layout wiring tool can be reduced, and the calculation efficiency can be improved. At the same time, since the first via contact and the second via contact are formed outside the contact prohibition region 3 in the wiring connection between the cells according to the automatic wiring tool, the design rule by connection with other cells is violated. It can be suppressed.
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