JPH0210865A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタ及び相補型MISFETを有する混在型
半導体集積回路装置に適用して有効な技術に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and in particular to a technique that is effective when applied to a mixed semiconductor integrated circuit device having bipolar transistors and complementary MISFETs. be.
本発明者はl [Mbit]の大容量を有するDRMA
(Dynamic Random Access Me
mory)を開発中である。この開発中のDRAMは同
一半導体基板の主面にバイポーラトランジスタと相補型
MISFET(CMO8)とを混在させた所謂混在型半
導体集積回路装置(Bi−CMO3)である。The inventor has proposed a DRMA with a large capacity of l [Mbit].
(Dynamic Random Access Me
mory) is currently under development. This DRAM under development is a so-called mixed semiconductor integrated circuit device (Bi-CMO3) in which a bipolar transistor and a complementary MISFET (CMO8) are mixed on the main surface of the same semiconductor substrate.
前記DRAMの基準クロック信号発生回路の出力段回路
等、駆動能力が要求される出力段は、飽和防止結線付イ
ンバータ回路で構成されている。Output stages that require driving capability, such as the output stage circuit of the reference clock signal generation circuit of the DRAM, are comprised of inverter circuits with saturation prevention connections.
この飽和防止結線付インバータ回路は、入力側の相補型
MISFETと出力側の2個のnpn型バイポーラトラ
ンジスタとで構成されている。This inverter circuit with anti-saturation wiring is composed of a complementary MISFET on the input side and two npn type bipolar transistors on the output side.
一方の電流吐出用バイポーラトランジスタは、ベース電
極が相補型MISFETの出力に接続されこの相補型M
ISFETで駆動されている。電流吐出用バイポーラト
ランジスタのコレクタ電極は電源電圧端子に接続され、
エミッタ電極は出力信号端子に接続されている。One of the current discharging bipolar transistors has its base electrode connected to the output of the complementary MISFET, and the complementary type M
Driven by ISFET. The collector electrode of the current discharging bipolar transistor is connected to the power supply voltage terminal,
The emitter electrode is connected to the output signal terminal.
他方の電流吸込用バイポーラトランジスタは、nチャネ
ルMISFETの一方の半導体領域にベース電極が接続
され、このnチャネルMISFETで駆動されている。The other current sinking bipolar transistor has its base electrode connected to one semiconductor region of the n-channel MISFET, and is driven by this n-channel MISFET.
電流吸込用バイポーラトランジスタのコレクタ電極は前
記出力信号端子に接続され、エミッタ電極は基準電圧端
子に接続されている。前記nチャネルMISFETの他
方の半導体領域は、前記電流吸込用バイポーラトランジ
スタのコレクタ電極に接続され、出力信号の飽和を防止
している。A collector electrode of the current sinking bipolar transistor is connected to the output signal terminal, and an emitter electrode is connected to the reference voltage terminal. The other semiconductor region of the n-channel MISFET is connected to the collector electrode of the current sinking bipolar transistor to prevent saturation of the output signal.
前述のバイポーラトランジスタは、素子間分離絶縁膜及
び素子分離用p型半導体領域(アイソレーション領域)
で周囲を規定された領域内において半導体基板の主面に
縦型構造で構成されている。The above-mentioned bipolar transistor has an inter-element isolation insulating film and a p-type semiconductor region for element isolation (isolation region).
A vertical structure is formed on the main surface of the semiconductor substrate within a region defined around the semiconductor substrate.
つまり、バイポーラトランジスタは、n型コレクタ領域
、その主面部に設けられたp型ベース領域及びその主面
部に設けられたn型エミッタ領域で構成されている。n
型コレクタ領域は埋込型コレクタ領域及びコレクタ電位
引上用半導体領域を有している。埋込型コレクタ領域は
コレクタ抵抗を低減するため高不純物濃度で形成されて
いる。コレクタ電位引上用半導体領域は、コレクタ電流
を半導体基板の表面に引き上げるように形成され、高不
純物濃度で形成されている。In other words, a bipolar transistor includes an n-type collector region, a p-type base region provided on its main surface, and an n-type emitter region provided on its main surface. n
The type collector region has a buried type collector region and a semiconductor region for raising the collector potential. The buried collector region is formed with high impurity concentration to reduce collector resistance. The collector potential raising semiconductor region is formed to raise the collector current to the surface of the semiconductor substrate, and is formed with a high impurity concentration.
前述の相補型MISFETのうちのnチャネルMISF
ETは、前記素子間分離絶縁膜及び素子分離用p型半導
体領域で周囲を規定された領域内において半導体基板(
p型ウェル領域)の主面に構成されている。nチャネル
MISFETは、主にチャネル形成領域、ゲート絶縁膜
、ゲート電極、ソース領域及びドレイン領域で構成され
ている。n-channel MISF of the complementary MISFETs mentioned above
ET is a semiconductor substrate (
p-type well region). An n-channel MISFET mainly includes a channel formation region, a gate insulating film, a gate electrode, a source region, and a drain region.
また、相補型MISFETのうちのnチャネルMISF
ETは、前記素子間分離絶縁膜で周囲を規定された領域
内において半導体基板(n型ウェル領域)の主面に構成
されている。nチャネルMISFETは、主に、チャネ
ル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及
びドレイン領域で構成されている。Also, n-channel MISF of complementary MISFET
The ET is formed on the main surface of the semiconductor substrate (n-type well region) within a region surrounded by the element isolation insulating film. An n-channel MISFET is mainly composed of a channel forming region, a gate insulating film, a gate electrode, a source region, and a drain region.
前述の飽和防止結線付インバータ回路の各半導体素子間
は配線例えばアルミニウム配線によって電気的な接続が
行われている。Electrical connections are made between the respective semiconductor elements of the above-mentioned inverter circuit with anti-saturation connections by wiring, for example, aluminum wiring.
なお、この種のDRAMについては、例えば。For this type of DRAM, for example.
日経マグロウヒル社、日経マイクロデバイス、1988
年2月号、第79頁乃至第84頁に記載されている。Nikkei McGraw-Hill, Nikkei Microdevices, 1988
February issue, pages 79 to 84.
前述の飽和防止結線付インバータ回路は、出力信号端子
のノード電位が上昇したときに、電流吸込用バイポーラ
トランジスタのベース−コレクタ間の順方向電流が流れ
ないようにコレクタ抵抗を挿入している。具体的に、コ
レクタ抵抗は、電流吸込用バイポーラトランジスタのコ
レクタ電極とnチャネルMISFETの他方の半導体領
域との接続部と、出力信号端子との間に挿入されている
。In the above-mentioned inverter circuit with anti-saturation connection, a collector resistor is inserted to prevent forward current from flowing between the base and collector of the current sinking bipolar transistor when the node potential of the output signal terminal rises. Specifically, the collector resistor is inserted between the connection portion between the collector electrode of the current sinking bipolar transistor and the other semiconductor region of the n-channel MISFET, and the output signal terminal.
本発明者が開発中の飽和防止結線付インバータ回路の電
流吸込用バイポーラトランジスタは、ベース領域及びエ
ミッタ領域を介在させてコレクタ電位引上用半導体領域
と前隅した位置に飽和防止結線用n型半導体領域を配置
している。つまり、前記コレクタ抵抗は、コレクタ電位
引上用半導体領域と飽和防止結線用半導体領域との間の
コレクタ領域で形成している。The current-sinking bipolar transistor of the inverter circuit with saturation prevention wiring, which is currently being developed by the present inventor, has an n-type semiconductor for saturation prevention wiring at a position in the front corner of a semiconductor region for raising the collector potential, with a base region and an emitter region interposed therebetween. The area is arranged. That is, the collector resistor is formed in the collector region between the collector potential raising semiconductor region and the saturation prevention connection semiconductor region.
このように構成される飽和防止結線付インバータ回路は
、前述の飽和防止結線用半導体領域に相当する分、電流
吸込用バイポーラトランジスタの占有面積が増大するば
かりか、バイポーラトランジスタとMI 5FETとの
異なる素子間を分離するための占有面積が増大するので
、DRAMの集積度を低下させるという問題点があった
。In the inverter circuit with saturation prevention wiring configured in this manner, not only the area occupied by the current sinking bipolar transistor increases by the amount corresponding to the semiconductor region for the saturation prevention wiring described above, but also the bipolar transistor and the MI 5FET are different elements. Since the occupied area for separating the data increases, there is a problem in that the degree of integration of the DRAM is reduced.
また、前記飽和防止結線付インバータ回路は、各半導体
素子間を配線によって結線しているので、半導体素子と
配線とを接続する接続面積及び製造工程におけるマスク
合せずれに相当する面積が増大し、DRAMの集積度を
低下させるという問題点があった。In addition, since the inverter circuit with saturation prevention wiring connects each semiconductor element with wiring, the connection area for connecting semiconductor elements and wiring and the area corresponding to mask misalignment in the manufacturing process increase. There was a problem that the degree of integration was reduced.
本発明の目的は、バイポーラトランジスタ及びMISF
ETを有する混在型半導体集積回路装置において、集積
度を向上することが可能な技術を提供することにある。The object of the present invention is to provide bipolar transistors and MISF
An object of the present invention is to provide a technology that can improve the degree of integration in a mixed semiconductor integrated circuit device having an ET.
本発明の他の目的は、前記混在型半導体集積回路装置に
おいて、半導体素子間の分離に要する面積を縮小し、前
記目的を達成することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique that can achieve the above object by reducing the area required for separating semiconductor elements in the mixed semiconductor integrated circuit device.
本発明の他の目的は、前記混在型半導体集積回路装置に
おいて、半導体素子間の接続に要する面積を縮小し、前
記目的を達成することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique that can achieve the above object by reducing the area required for connections between semiconductor elements in the mixed semiconductor integrated circuit device.
本発明の他の目的は、前記混在型半導体集積回路装置に
おいて、集積度を向上すると共に、寄生容量を低減して
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。Another object of the present invention is to provide a technique capable of increasing the degree of integration, reducing parasitic capacitance, and increasing operating speed in the mixed semiconductor integrated circuit device.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
混在型半導体集積回路装置(Bi−CMO3)において
、バイポーラトランジスタのコレクタ領域とこのコレク
タ領域と同一導電型のMISFETのソース領域又はド
レイン領域とを一体に構成する。In a mixed semiconductor integrated circuit device (Bi-CMO3), a collector region of a bipolar transistor and a source region or a drain region of a MISFET having the same conductivity type as the collector region are integrally formed.
また、前記MISFETのソース領域又はドレイン領域
と一体に構成された部分のバイポーラトランジスタのコ
レクタ領域は埋込型コレクタ領域の内側に形成する。Further, the collector region of the bipolar transistor that is integrated with the source region or drain region of the MISFET is formed inside the buried collector region.
上述した手段によれば、前記バイポーラトランジスタと
MISFETとの間の素子分離領域をなくすことができ
、しかも両者を配線で接続するための接続面積をなくす
ことができるので、この素子分離領域及び接続面積に相
当する分、混在型半導体集積回路装置の集積度を向上す
ることができる。According to the above-mentioned means, it is possible to eliminate the element isolation region between the bipolar transistor and the MISFET, and also to eliminate the connection area for connecting the two with wiring, so that the element isolation region and the connection area can be eliminated. The degree of integration of the mixed semiconductor integrated circuit device can be improved by an amount corresponding to .
また、前記一体に構成された部分のコレクタ領域と埋込
型コレクタ領域との間にそれらに比べて低不純物濃度の
半導体領域(エピタキシャル層)を介在させないので、
コレクタ抵抗を低減することができ、混在型半導体集積
回路装置の動作速度の高速化を図ることができる。また
、前記一体に構成された部分のコレクタ領域と素子分離
用半導体領域とのpn接合容量を低減することができる
ので、コレクタ領域に付加される寄生容量を低減し、混
在型半導体集積回路装置の動作速度の高速化を図ること
ができる。Further, since a semiconductor region (epitaxial layer) having a lower impurity concentration than the collector region and the buried collector region of the integrated portion is not interposed between the collector region and the buried collector region,
Collector resistance can be reduced, and the operating speed of the mixed semiconductor integrated circuit device can be increased. Furthermore, since it is possible to reduce the pn junction capacitance between the collector region and the element isolation semiconductor region of the integrated portion, the parasitic capacitance added to the collector region can be reduced and the mixed semiconductor integrated circuit device It is possible to increase the operating speed.
以下、本発明の構成について、DRAMを有する混在型
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a mixed type semiconductor integrated circuit device having a DRAM.
なお、実施例を説明するための全回において。In addition, in all the times for explaining the example.
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。Components having the same function are given the same reference numerals, and repeated explanations thereof will be omitted.
本発明の一実施例であるDRAMを有する混在型半導体
集積回路装置(Bi−CMO8)の構成を第3図(チッ
プレイアウト図)で示す。FIG. 3 (chip layout diagram) shows the configuration of a hybrid semiconductor integrated circuit device (Bi-CMO8) having a DRAM, which is an embodiment of the present invention.
第3図に示すように、DRAMを有する混在型半導体集
積回路装置1は単結晶珪素からなる平面が長方形状のシ
リコンチップ(珪素基板)で構成されている1本実施例
の混在型半導体集積回路装置1のDRAMは1[Mbi
tlの大容量で構成されている。As shown in FIG. 3, a mixed semiconductor integrated circuit device 1 having a DRAM is a mixed semiconductor integrated circuit device 1 comprising a silicon chip (silicon substrate) made of single crystal silicon and having a rectangular plane. The DRAM of device 1 is 1 [Mbi
It has a large capacity of tl.
混在型半導体集積回路装置1の最っとも外周部には外部
端子(ポンディングパッド)BPが複数個配置されてい
る。具体的には、外部端子BPは、長方形状の各角部分
、長方形状の長辺の中央部分に夫々配置されている。複
数の夫々の外部端子BPには、アドレス信号A、セレク
ト信号CE、ロウ・アドレス・ストローブ信号RAS、
ライトイネーブル信号WE、データ入力信号Din、デ
ータ出力信号Dout 、カラム・アドレス・ストロー
ブ信号CAS、セレクト信号GE、基準電圧V0、電源
電圧Vco等の夫々が印加されるように構成されている
。基準電圧v0としては例えば回路の接地電位0[V]
を使用する。電源電圧V c cとしては例えば回路の
動作電位5[v]を使用する。A plurality of external terminals (ponding pads) BP are arranged at the outermost portion of the mixed semiconductor integrated circuit device 1 . Specifically, the external terminals BP are arranged at each corner of the rectangle and at the center of the long side of the rectangle. Each of the plurality of external terminals BP receives an address signal A, a select signal CE, a row address strobe signal RAS,
It is configured to apply a write enable signal WE, a data input signal Din, a data output signal Dout, a column address strobe signal CAS, a select signal GE, a reference voltage V0, a power supply voltage Vco, and the like. As the reference voltage v0, for example, the circuit ground potential 0 [V]
use. For example, a circuit operating potential of 5 [V] is used as the power supply voltage Vcc.
混在型半導体集積回路装@1の中央部分にはメモリセル
アレイ(メモリマット)MAが複数配置されている。こ
のDRAMはフォールプツトビットライン方式(2交点
方式)で構成されている。本実施例においてメモリセル
アレイMAは、第3図に示す長方形状の上側に4個、下
側に4個、合計8個配置されている。つまり、メモリセ
ルアレイMAは8分割されている。A plurality of memory cell arrays (memory mats) MA are arranged in the central portion of the mixed semiconductor integrated circuit device @1. This DRAM is constructed using a folded bit line method (two-intersection method). In this embodiment, a total of eight memory cell arrays MA are arranged, four on the upper side and four on the lower side of the rectangular shape shown in FIG. In other words, memory cell array MA is divided into eight parts.
この分割された個々のメモリセルアレイMAは、中央部
分にYデコーダ回路YDEC及び入出力回路I10が配
置されている。メモリセルアレイMAのYデコーダ回路
YDECに近接する一端側にはセンスアンプ回路SAが
配置されている。このセンスアンプ回路SAはnチャネ
ルMISFETで構成されている。メモリセルアレイM
Aの前記一端側と対向する他端側にはセンスアンプ回路
SAが配置されている。このセンスアンプ回路SAはp
チャネルMISFETで構成されている。In each divided memory cell array MA, a Y decoder circuit YDEC and an input/output circuit I10 are arranged in the center portion. A sense amplifier circuit SA is arranged at one end of the memory cell array MA near the Y decoder circuit YDEC. This sense amplifier circuit SA is composed of an n-channel MISFET. Memory cell array M
A sense amplifier circuit SA is arranged at the other end opposite to the one end of A. This sense amplifier circuit SA is p
It is composed of channel MISFET.
長方形状の上側に配置された4個のメモリセルアレイM
Aの夫々の下側にはXデコーダ回路XDEC及びワード
ドライバ回路WDが配置されている。長方形状の下側に
配置された4個のメモリセルアレイMAの夫々の上側に
はXデコーダ回路XDEC及びワードドライバ回路WD
が配置されている。Four memory cell arrays M arranged on the upper side of a rectangular shape
An X decoder circuit XDEC and a word driver circuit WD are arranged below each of the circuits A. An X decoder circuit XDEC and a word driver circuit WD are provided above each of the four memory cell arrays MA arranged on the lower side of a rectangular shape.
is located.
前記分割された夫々のメモリセルアレイMAには相補性
データ線DLとワード線WLとの交差部に複数のメモリ
セルMが配置されている。メモリセルMはメモリセル選
択用nチャネルMISFETと情報蓄積用容量素子との
直列回路で構成されている。このメモリセルMは1 [
bit]の情報が書込まれるように構成されている。In each of the divided memory cell arrays MA, a plurality of memory cells M are arranged at the intersections of complementary data lines DL and word lines WL. The memory cell M is constituted by a series circuit of an n-channel MISFET for memory cell selection and a capacitive element for information storage. This memory cell M is 1 [
bit] information is written.
前記メモリセルMのメモリセル選択用MISFETは、
ゲート電極がワード線WLに、一方の半導体領域が相補
性データ線DLに、他方の半導体領域が情報蓄積用容量
素子の一方の電極に夫々接続されている。情報蓄積用容
量素子の他方の電極は電源電圧1 / 2 V c c
を印加している。電源電圧1 / 2 V、、は電源電
圧Vccと基準電圧v、、との間の中間電位約2 、5
[V]である。本実施例の情報蓄積用容量素子は所謂
プレーナ構造で構成されている。また、情報蓄積用容量
素子は、前記構造に限定されず、例えば半導体基板上に
下層電極、誘電体膜、上層電極を順次積層したスタック
ド横進で構成してもよい。The memory cell selection MISFET of the memory cell M is
The gate electrode is connected to the word line WL, one semiconductor region is connected to the complementary data line DL, and the other semiconductor region is connected to one electrode of the information storage capacitive element. The other electrode of the information storage capacitive element has a power supply voltage of 1/2 Vcc
is being applied. The power supply voltage 1/2 V, , is the intermediate potential between the power supply voltage Vcc and the reference voltage v, , approximately 2,5
[V]. The information storage capacitive element of this embodiment has a so-called planar structure. Further, the information storage capacitive element is not limited to the above-mentioned structure, and may be configured in a stacked horizontal structure in which a lower layer electrode, a dielectric film, and an upper layer electrode are sequentially laminated on a semiconductor substrate, for example.
前記相補性データ線DLは列方向に延在するように構成
されている。相補性データ線DLは前述のセンスアンプ
回路SAに接続されると共に図示しない入出力選択用M
ISFET(Yスイッチ)を介在させて入出力信号m(
I10線)に接続されている。入出力選択用MISFE
TはYセレクト信号線を介在させてYデコーダ回路YD
ECに接続されている。前記ワード線WLは行方向に延
在するように構成されている。ワード線WLはワードド
ライバ回路WDを介在させてXデコーダ回路XDECに
接続されている。The complementary data lines DL are configured to extend in the column direction. The complementary data line DL is connected to the aforementioned sense amplifier circuit SA and is also connected to an input/output selection M (not shown).
The input/output signal m(
I10 line). MISFE for input/output selection
T is the Y decoder circuit YD with the Y select signal line interposed
Connected to EC. The word line WL is configured to extend in the row direction. The word line WL is connected to an X decoder circuit XDEC with a word driver circuit WD interposed therebetween.
混在型半導体集積回路装置1の上側に配置されたメモリ
セルアレイMAの上側、下側に配置されたメモリセルア
レイMAの下側、上下メモリセルアレイMAの間には夫
々周辺回路ACが配置されている。周辺回路ACは、ロ
ウ・アドレス・ストローブ系回路CRAS系回路)やカ
ラム・アドレス・ストローブ系回路(CAS系回路)等
の基準クロツク信号発生回路、データ入出力系回路、ラ
イトイネーブル系回路(WE系回路)、アドレス系回路
、メインアンプMA、電源回路等の夫々で構成されてい
る。Peripheral circuits AC are arranged above the memory cell array MA arranged above the mixed semiconductor integrated circuit device 1, below the memory cell array MA arranged below, and between the upper and lower memory cell arrays MA, respectively. Peripheral circuits AC include reference clock signal generation circuits such as row address strobe related circuits (CRAS related circuits) and column address strobe related circuits (CAS related circuits), data input/output related circuits, and write enable related circuits (WE related circuits). circuit), an address system circuit, a main amplifier MA, a power supply circuit, etc.
この混在型半導体集積回路装置1は、Xデコーダ回路X
DEC,Yデコーダ回路YDEC、ワードドライバ回路
WD等の直接周辺回路や前記周辺回路ACの初段回路を
相補型MISFET (CMO8)で構成している。ま
た、直接周辺回路や周辺回路ACの出力段回路の一部は
バイポーラトランジスタで構成されている。This mixed semiconductor integrated circuit device 1 includes an X decoder circuit
Direct peripheral circuits such as DEC, Y decoder circuit YDEC, word driver circuit WD, and the first stage circuit of the peripheral circuit AC are composed of complementary MISFETs (CMO8). Further, a part of the direct peripheral circuit and the output stage circuit of the peripheral circuit AC are composed of bipolar transistors.
例えば、混在型半導体集積回路装置1に最初に入力する
セレクト信号(基準クロック信号)CEは、周辺回路A
Cのカラム・アドレス・ストローブ系回路(CAS系回
路)に入力される。カラム・アドレス・ストローブ系回
路は、第4図(等価回路図)に示すように、信号波形整
形及び駆動力増強のために複数個のインバータ回路を直
列に接続した多段インバータ構造で構成されている。カ
ラム・アドレス・ストローブ系回路は、セレクト信号C
Fが初段のインバータ回路2Aに入力されると、インバ
ータ回路2B〜2Dの夫々を経て基準クロック信号C2
及びインバータ回路2B、2C,2E。For example, the select signal (reference clock signal) CE that is first input to the mixed semiconductor integrated circuit device 1 is the peripheral circuit A.
It is input to the column address strobe system circuit (CAS system circuit) of C. As shown in Figure 4 (equivalent circuit diagram), the column address strobe circuit is composed of a multi-stage inverter structure in which multiple inverter circuits are connected in series for signal waveform shaping and driving force enhancement. . The column address strobe circuit uses select signal C.
When F is input to the first-stage inverter circuit 2A, the reference clock signal C2 is transmitted through each of the inverter circuits 2B to 2D.
and inverter circuits 2B, 2C, 2E.
2Fの夫々を経て基準クロック信号C□ を生成する。A reference clock signal C□ is generated through each of the 2Fs.
このカラム・アドレス・ストローブ系回路のインバータ
回路2A〜2Fのうち初段回路及び中段回路(2A、2
B、2C,2E)は第5図(等価回路図)に示すCMO
Sインバータ回路で構成されている。The first stage circuit and middle stage circuit (2A, 2
B, 2C, 2E) are CMOs shown in Figure 5 (equivalent circuit diagram)
It is composed of an S inverter circuit.
一方、前記インバータ回路2A〜2Fのうち最終段回路
(出力段回路2D、2F)は、駆動能力を高めるため、
第6図(等価回路図)に示す飽和防止結線付インバータ
回路で構成されている。On the other hand, among the inverter circuits 2A to 2F, the final stage circuits (output stage circuits 2D and 2F) are
It consists of an inverter circuit with anti-saturation connections shown in FIG. 6 (equivalent circuit diagram).
前記CMOSインバータ回路は、第5図に示すように、
nチャネルM I S F E T Q n及びpチャ
ネルMISFETQpで構成されている。MISFET
Qn、Qpの夫々のゲート電極は入力信号端子Pinに
接続され、夫々のドレイン領域は出力信号端子P ou
tに接続されている。pチャネルMISFETQpのソ
ース領域は電源電圧vccに接続されている。nチャネ
ルMI 5FETQnのソース領域は基準電圧V。に接
続されている。The CMOS inverter circuit, as shown in FIG.
It is composed of an n-channel MISFET Qn and a p-channel MISFETQp. MISFET
The respective gate electrodes of Qn and Qp are connected to the input signal terminal Pin, and the respective drain regions are connected to the output signal terminal P ou
connected to t. The source region of p-channel MISFETQp is connected to power supply voltage vcc. The source region of the n-channel MI 5FETQn is at the reference voltage V. It is connected to the.
飽和防止結線付インバータ回路は、第6図に示すように
、3個のnチャネルMISFETQn、1個のpチャネ
ルMI 5FETQp、2個のnpn型バイポーラ1〜
ランジスタTr工及びTr2で構成されている。As shown in FIG. 6, the inverter circuit with anti-saturation connection includes three n-channel MISFETQn, one p-channel MI5FETQp, and two npn-type bipolar
It is composed of a transistor Tr and Tr2.
2個のうちの一方の電流吐出用バイポーラトランジスタ
Tr、は、コレクタ領域が電源電圧V c cに、エミ
ッタ領域が出力信号端子P outに、ベース領域が駆
動用として使用されるpチャネルMISFETQpの一
方の半導体領域に夫々接続されている。この電流吐出用
バイポーラトランジスタTr工のベース領域にはそのチ
ャージを抜くためのnチャネルM I S F E T
Q nの一方の半導体領域が接続されている。前記p
チャネルMISFETQPの他方の半導体領域は電流吐
出用バイポーラトランジスタTr工のコレクタ領域に接
・続され、電流吐出用バイポーラトランジスタTr工の
飽和を防止するように構成されている。前記nチャネル
MISFETQnの他方の半導体領域は基準電圧V。に
接続されている。MISFETQp、Qnの夫々のゲー
ト電極は入力信号端子Pinに接続されている。One of the two current discharging bipolar transistors Tr is one of the p-channel MISFETs Qp whose collector region is used for the power supply voltage Vcc, the emitter region is used for the output signal terminal P out, and the base region is used for driving. are connected to the respective semiconductor regions. In the base region of this current discharge bipolar transistor Tr, there is an n-channel MISFET for removing the charge.
One semiconductor region of Q n is connected. Said p
The other semiconductor region of the channel MISFET QP is connected to the collector region of the current discharging bipolar transistor Tr, and is configured to prevent the current discharging bipolar transistor Tr from being saturated. The other semiconductor region of the n-channel MISFETQn is at a reference voltage V. It is connected to the. Each gate electrode of MISFETQp and Qn is connected to an input signal terminal Pin.
2個のうちの他方の電流吸込用バイポーラトランジスタ
Tr2は、コレクタ領域が出力信号端子Poutに、エ
ミッタ領域が基準電圧V、に、ベース領域が駆動用とし
て使用されるnチャネルMISFETQnの一方の半導
体領域に夫々接続されている。電流吸込用バイポーラト
ランジスタTr2のベース領域には前述と同様にそのチ
ャージを抜くためのnチャネルMISFETQnの一方
の半導体領域が接続されている。前記駆動用としてのn
チャネルM I S F E T Q nの他方の半導
体領域は電流吸込用バイポーラトランジスタTr2のコ
レクタ領域に接続され、電流吸込用バイポーラトランジ
スタTr2の飽和を防止するように構成されている。こ
のnチャネルMISFETQnのゲート電極は前記入力
信号端子Pinに接続されている。前記ベース領域のチ
ャージを抜くnチャネルMISFETQnの他方の半導
体領域は基$電圧v、1に接続されている。このnチャ
ネルMISFETQnは、電流吐出用バイポーラトラン
ジスタTr工を駆動するpチャネルMISFETQpの
一方の半導体領域に接続されている。The other of the two current sinking bipolar transistors Tr2 has a collector region connected to the output signal terminal Pout, an emitter region connected to the reference voltage V, and a base region connected to one semiconductor region of the n-channel MISFET Qn used for driving. are connected to each other. One semiconductor region of an n-channel MISFETQn for removing the charge is connected to the base region of the current sinking bipolar transistor Tr2, as described above. n for the drive
The other semiconductor region of the channel MISFETQn is connected to the collector region of the current sinking bipolar transistor Tr2, and is configured to prevent the current sinking bipolar transistor Tr2 from being saturated. The gate electrode of this n-channel MISFETQn is connected to the input signal terminal Pin. The other semiconductor region of the n-channel MISFET Qn, which removes the charge from the base region, is connected to the base voltage v,1. This n-channel MISFETQn is connected to one semiconductor region of a p-channel MISFETQp that drives a current discharge bipolar transistor Tr.
前記電流吸込用バイポーラトランジスタTr、のコレク
タ領域具体的にはそのコレクタ領域と駆動用としてのn
チャネルMISFETQnの他方の半導体領域との接続
部と、出力信号端子P outとの間にはコレクタ抵抗
Rが挿入されている。コレクタ抵抗Rは、電流吸込用バ
イポーラトランジスタTr、のベース−コレクタ間の順
方向電流を防止するように構成されている。The collector region of the current sinking bipolar transistor Tr, specifically the collector region and the driving transistor n
A collector resistor R is inserted between the connection portion of the channel MISFETQn with the other semiconductor region and the output signal terminal P out. The collector resistor R is configured to prevent forward current between the base and the collector of the current sinking bipolar transistor Tr.
この飽和防止結線付インバータ回路の具体的な構造は、
第1図(要部断面図)及び第2図(要部平面図)に示す
ように構成されている。第1図及び第2図には、第6図
に示す一点鎖線で囲まれた領域内の電流吸込用バイポー
ラトランジスタTr、及びそれを駆動するnチャネルM
I S F E T Q nを示している。The specific structure of this inverter circuit with anti-saturation wiring is as follows.
It is constructed as shown in FIG. 1 (a sectional view of the main part) and FIG. 2 (a plan view of the main part). 1 and 2 show the current sinking bipolar transistor Tr in the region surrounded by the dashed line shown in FIG. 6, and the n-channel transistor M that drives it.
I S F E T Q n is shown.
混在型半導体集精回路装置1は、第1図及び第2図に示
すように、単結晶珪素からなるp−型半導体基板3の主
面上にn−型エピタキシャル層4が積層されている。In the mixed semiconductor integrated circuit device 1, as shown in FIGS. 1 and 2, an n-type epitaxial layer 4 is laminated on the main surface of a p-type semiconductor substrate 3 made of single crystal silicon.
前記飽和防止結線付インバータ回路の電流吸込用バイポ
ーラトランジスタTr2は、分離領域で周囲を囲まれた
領域内において、半導体基板3の主面に構成されている
。分離領域は、半導体基板3゜p°型の埋込型半導体領
域5、素子分離用p゛型半導体領域7、素子間分離絶縁
膜8の夫々で構成されている。The current sinking bipolar transistor Tr2 of the inverter circuit with anti-saturation connection is formed on the main surface of the semiconductor substrate 3 in a region surrounded by a separation region. The isolation region is composed of a 3°p type buried semiconductor region 5 on the semiconductor substrate, a p type semiconductor region 7 for element isolation, and an element isolation insulating film 8.
前記p゛型の埋込型半導体領域5は半導体基板1とエピ
タキシャル層4との間に設けられている。The p-type buried semiconductor region 5 is provided between the semiconductor substrate 1 and the epitaxial layer 4.
このp°型の埋込型半導体領域5は、n°型の埋込型半
導体領域(埋込型コレクタ領域)6と同一層に形成され
ており、それに対して自己整合で形成されている。素子
分離用p゛型半導体領域7はエピタキシャル層4の主面
部に設けられている。素子間分離絶縁膜8はエピタキシ
ャル層4の主面上に設けられている。The p° type buried semiconductor region 5 is formed in the same layer as the n° type buried semiconductor region (buried collector region) 6, and is formed in self-alignment with respect to the n° type buried semiconductor region (buried collector region) 6. The p-type semiconductor region 7 for element isolation is provided on the main surface of the epitaxial layer 4. The element isolation insulating film 8 is provided on the main surface of the epitaxial layer 4 .
前記電流吸込用バイポーラトランジスタTr2は、主に
、n型コレクタ領域、p型ベース領域及びn型エミッタ
領域で構成されている。The current sinking bipolar transistor Tr2 is mainly composed of an n-type collector region, a p-type base region, and an n-type emitter region.
前記n型コレクタ領域は、n゛型の埋込型半導体領域6
.エピタキシャル層4、コレクタ電位引上用n°型半導
体領域(第1コレクタ領域)9A及び飽和防止結線用n
°型半導体領域(第2コレクタ領域)9Bで構成されて
いるa n’型の埋込型半導体領域6は半導体基板3と
エピタキシャル層4との間に設けられている。このn゛
型の埋込型半導体領域6は、電流吸込用バイポーラトラ
ンジスタTr、の略全域に設けられており、コレクタ抵
抗を低減するように構成されている。コレクタ電位引上
用ゴ型半導体領域9Aは、底面がゴ型の埋込型半導体領
域6に接触するように構成され、コレクタ電位をエピタ
キシャル層4の主面に引き上げるように構成されている
。このコレクタ電位引上用n゛型半導体領域9Aの主面
部にはnチャネルMISFETQnのソース領域又はド
レイン領域として使用されるn°型半導体領域15が設
けられている。飽和防止結線用n゛型半導体領域9Bは
p型ベース領域を中心として前記コレクタ電位引上用半
導体領域9Aと対向する位置に設けられている。この飽
和防止結線用n°型半導体領域9Bは、コレクタ電位引
上用n″型半導体領域9Aと同一製造工程で形成されて
おり、それと同様にn°型の埋込型半導体領域6に底面
が接触するように構成されている。前記コレクタ電位引
上用n゛型半導体領域9Aと飽和防止結線用n°型半導
体領域9Bとの間には、エピタキシャル層4によってコ
レクタ抵抗Rが形成されている。The n-type collector region is an n-type buried semiconductor region 6.
.. Epitaxial layer 4, n° type semiconductor region (first collector region) 9A for raising collector potential, and n for saturation prevention connection.
An a n'-type buried semiconductor region 6 composed of a °-type semiconductor region (second collector region) 9B is provided between the semiconductor substrate 3 and the epitaxial layer 4. This n-type buried semiconductor region 6 is provided over substantially the entire area of the current sinking bipolar transistor Tr, and is configured to reduce collector resistance. The collector potential raising Go-shaped semiconductor region 9A is configured such that its bottom surface is in contact with the Go-shaped buried semiconductor region 6, and is configured to raise the collector potential to the main surface of the epitaxial layer 4. An n° type semiconductor region 15, which is used as a source region or a drain region of an n channel MISFETQn, is provided on the main surface of this collector potential raising n' type semiconductor region 9A. The n-type semiconductor region 9B for saturation prevention connection is provided at a position facing the collector potential raising semiconductor region 9A with the p-type base region as the center. This n° type semiconductor region 9B for saturation prevention connection is formed in the same manufacturing process as the n″ type semiconductor region 9A for raising the collector potential, and similarly, the bottom surface is formed in the n° type buried semiconductor region 6. A collector resistor R is formed by the epitaxial layer 4 between the n-type semiconductor region 9A for raising the collector potential and the n-type semiconductor region 9B for saturation prevention connection. .
前記n型コレクタ領域のコレクタ電位引上用n。n for raising the collector potential of the n-type collector region.
型半導体領域9A、飽和防止結線用n゛型半導体領域9
Bの夫々は、n°型の埋込型半導体領域6が形成された
領域内に形成されている。つまり、コレクタ電位引上用
n゛型半導体領域9A、飽和防止結線用n゛型半導体領
域9Bの夫々は、底面でゴ型の埋込型半導体領域6と確
実に接触されていると共に、分m領域のp°型の埋込型
半導体領域5と離隔して構成されている。type semiconductor region 9A, n-type semiconductor region 9 for saturation prevention connection
Each of B is formed in the region where the n° type buried semiconductor region 6 is formed. In other words, each of the n-type semiconductor region 9A for raising the collector potential and the n-type semiconductor region 9B for saturation prevention connection is securely in contact with the Go-shaped buried semiconductor region 6 on the bottom surface, and It is configured to be separated from the p° type buried semiconductor region 5 of the region.
前記p型ベース領域はエピタキシャル層4の主面部に設
けられたp型半導体領域1oで構成されている。The p-type base region is composed of a p-type semiconductor region 1o provided on the main surface of the epitaxial layer 4.
前記n型エミッタ領域は前記p型ベース領域であるp型
半導体領域10の主面部に設けられたゴ型半導体領域1
5で構成されている。The n-type emitter region is a go-type semiconductor region 1 provided on the main surface of the p-type semiconductor region 10, which is the p-type base region.
It consists of 5.
飽和防止結線付インバータ回路の電流吸込用バイポーラ
トランジスタTr2を駆動するnチャネルMISFET
Qnは1分離領域で囲まれた領域内においてP型ウェル
領域5Aの主面に構成されている。p型ウェル領域5A
はp°型の埋込型半導体領域5上に設けられている。前
記nチャネルMISFETQnは、主に、p型ウェル領
域(チャネル形成領域)5A、ゲート絶縁膜11、ゲー
ト電極12、ソース領域及びドレイン領域として使用さ
れる一対のn型半導体領域13及び一対のn゛型半導体
領域15で構成されている。An n-channel MISFET that drives the current sinking bipolar transistor Tr2 of the inverter circuit with anti-saturation connection.
Qn is formed on the main surface of the P-type well region 5A within a region surrounded by one isolation region. p-type well region 5A
is provided on the p° type buried semiconductor region 5. The n-channel MISFET Qn mainly includes a p-type well region (channel forming region) 5A, a gate insulating film 11, a gate electrode 12, a pair of n-type semiconductor regions 13 used as source and drain regions, and a pair of n It is made up of a type semiconductor region 15.
前記低不純物濃度のn型半導体領域13は、高不純物濃
度のゴ型半導体領域15のチャネル形成領域側に設けら
れ、nチャネルMISFETQnをLD D (L i
ghtly旦oped D rain)構造に構成して
いる。n型半導体領域13はゲート電極12に対して自
己整合で形成されている。ゴ型半導体領域15はゲート
電極12の側壁に形成されたサイドウオールスペーサ1
4に対して自己整合で形成されている。The n-type semiconductor region 13 with a low impurity concentration is provided on the channel formation region side of the Go-type semiconductor region 15 with a high impurity concentration, and the n-channel MISFETQn is connected to the LD D (L i
Ghtly is constructed in a structure (once opened drain). The n-type semiconductor region 13 is formed in self-alignment with the gate electrode 12. The green semiconductor region 15 is a sidewall spacer 1 formed on the sidewall of the gate electrode 12.
It is formed in self-alignment with respect to 4.
この電流吸込用バイポーラトランジスタTr2゜nチャ
ネルMISFETQnの夫々の上層には簡略化して示し
ているが例えば2層のアルミニウム合金配線が延在して
いる。このアルミニウム合金配線は半導体素子間を電気
的に結線するように構成されている。For example, two layers of aluminum alloy interconnections extend in the upper layer of each of the current sinking bipolar transistors Tr2 and n-channel MISFETQn, although they are shown in a simplified manner. This aluminum alloy wiring is configured to electrically connect semiconductor elements.
この飽和防止結線付インバータ回路の電流吸込用バイポ
ーラトランジスタTr2のコレクタ領域の飽和防止結線
用n゛型半導体領域9Bは、駆動用として使用されるn
チャネルMI 5FETQnの他方のゴ型半導体領域1
5と一体に(共有して)構成されている。この飽和防止
結線用n°型半導体領域9:IBとn°型半導体領域1
5とは同一電位であるので、前述の一体構造が可能とな
る。The n-type semiconductor region 9B for saturation prevention connection in the collector region of the current sinking bipolar transistor Tr2 of this inverter circuit with saturation prevention connection is an n-type semiconductor region 9B used for driving.
Channel MI 5FETQn other Go-type semiconductor region 1
It is configured integrally (shared) with 5. This n° type semiconductor region 9 for connection to prevent saturation: IB and the n° type semiconductor region 1
5 and the same potential, the above-mentioned integrated structure is possible.
飽和防止結線用n°型半導体領域9Bは、第2図に示す
ように、行方向(ゲート幅方向と同一方向)において、
n゛型の埋込型半導体領域(埋込型コレクタ領域)6に
比べて少なくとも製造工程におけるマスク合せずれ量に
相当する分車さいサイズで形成された素子間分離絶縁膜
8で周囲の一部を規定された領域内に形成されている。As shown in FIG. 2, the n° type semiconductor region 9B for saturation prevention wiring is arranged in the row direction (same direction as the gate width direction).
A portion of the periphery is formed by an inter-element isolation insulating film 8 formed in a size approximately equal to at least the amount of mask misalignment in the manufacturing process compared to the n-type buried semiconductor region (buried collector region) 6. is formed within a defined area.
つまり、飽和防止結線用n゛型半導体領域9Bは、前記
素子間分離絶縁膜8を不純物導入用マスクとするイオン
打込法で形成されている。又、飽和防止結線用n゛型半
導体領域9Bは、列方向(ゲート長方向と同一方向)に
おいて、nチャネルMISFETQnのチャネル形成領
域に不純物が回り込まないように、ゲート電極12と所
定の寸法だけ離隔されている。That is, the n-type semiconductor region 9B for saturation prevention connection is formed by the ion implantation method using the inter-element isolation insulating film 8 as a mask for introducing impurities. Further, the n-type semiconductor region 9B for saturation prevention connection is separated from the gate electrode 12 by a predetermined dimension in the column direction (same direction as the gate length direction) to prevent impurities from entering the channel formation region of the n-channel MISFETQn. has been done.
このように、混在型半導体集積回路装置1の飽和防止結
線付インバータ回路において、電流吸込用バイポーラト
ランジスタTr2の飽和防止結線用n°型半導体領域9
B(コレクタ領域)と同一導電型のnチャネルM I
S F E T Q nのソース領域又はドレイン領域
である一方のn°型半導体領域15とを一体に構成する
ことにより、前記電流吸込用バイポーラトランジスタT
r2とnチャネルMISFETQnとの間の分離領域(
素子間分離絶縁膜8及び素子分離用p°型半導体領域7
)をなくすことができるので、この分離領域に相当する
分、混在型半導体集積回路装置1の集積度を向上するこ
とができる。本実施例の混在型半導体集積回路装[1に
搭載されたDRAMにおいては、飽和防止結線付インバ
ータ回路が全インバータ回路数の約20〜40[%コ程
度使用されているので、本発明は特に有効である。In this way, in the inverter circuit with saturation prevention wiring of the mixed semiconductor integrated circuit device 1, the n° type semiconductor region 9 for saturation prevention wiring of the current sinking bipolar transistor Tr2
N-channel MI of the same conductivity type as B (collector region)
By integrally configuring one n° type semiconductor region 15 which is the source region or drain region of S F E T Q
Isolation region between r2 and n-channel MISFETQn (
Interelement isolation insulating film 8 and element isolation p° type semiconductor region 7
) can be eliminated, so the degree of integration of the mixed semiconductor integrated circuit device 1 can be improved by an amount corresponding to this isolation region. In the DRAM mounted on the mixed semiconductor integrated circuit device [1] of this embodiment, the inverter circuit with anti-saturation connection is used in about 20 to 40% of the total number of inverter circuits, so the present invention is particularly useful. It is valid.
また、前記飽和防止結線付インバータ回路において、電
流吸込用バイポーラトランジスタTr、の飽和防止結線
用ゴ型半導体領域9BとnチャネルMISFETQnの
ゴ型半導体領域15とを一体に構成することにより、両
者を接続する配線を廃止することができるので、配線と
の接続面積及び配線との接続の際のマスク合せ余裕面積
をなくすことができ、混在型半導体集積回路装置lの集
積度を向上することができる。In the inverter circuit with anti-saturation connection, the go-type semiconductor region 9B for anti-saturation connection of the current sinking bipolar transistor Tr and the go-type semiconductor region 15 of the n-channel MISFETQn are integrally configured to connect them. Since the wiring can be eliminated, the connection area with the wiring and the margin area for mask alignment when connecting with the wiring can be eliminated, and the degree of integration of the mixed semiconductor integrated circuit device 1 can be improved.
また、前記nチャネルMISFETQnのn°型半導体
領域15と一体に構成された電流吸込用バイポーラトラ
ンジスタTr2の飽和防止結線用ゴ型半導体領域9Bを
n゛型の埋込型半導体領域6の内側に形成することによ
り、飽和防止結線用n°型半導体領域9Bとn゛型の埋
込型半導体領域(埋込型コレクタ領域)との間にそれら
に比べて低不純物濃度のエピタキシャル層4を介在させ
ないので、コレクタ抵抗を低減することができ、混在型
半導体集積回路装置1の動作速度の高速化を図ることが
できる。Further, a go-type semiconductor region 9B for saturation prevention connection of the current sinking bipolar transistor Tr2, which is integrated with the n°-type semiconductor region 15 of the n-channel MISFETQn, is formed inside the n-type buried semiconductor region 6. By doing so, the epitaxial layer 4 having a lower impurity concentration compared to these is not interposed between the n° type semiconductor region 9B for saturation prevention connection and the n type buried semiconductor region (buried collector region). , the collector resistance can be reduced, and the operating speed of the mixed semiconductor integrated circuit device 1 can be increased.
また、前記飽和防止結線用n゛型半導体領域9Bをn°
型の埋込型半導体領域6の内側に形成することにより、
前記飽和防止結線用n°型半導体領域9Bとp°型の埋
込型半導体領域5とのpn接合容量を低減することがで
きるので、コレクタ領域に付加される寄生容量を低減し
、混在型半導体集積回路装置1の動作速度の高速化を図
ることができる。Further, the saturation prevention connection n-type semiconductor region 9B is n°
By forming it inside the buried semiconductor region 6 of the mold,
Since the pn junction capacitance between the saturation prevention connection n° type semiconductor region 9B and the p° type buried semiconductor region 5 can be reduced, the parasitic capacitance added to the collector region can be reduced, and the mixed semiconductor The operating speed of the integrated circuit device 1 can be increased.
前述の電流吸込用バイポーラトランジスタTr。The aforementioned current sinking bipolar transistor Tr.
の飽和防止結線用ゴ型半導体領域9Bは、第7図(要部
平面図)に示すように、素子間分離絶縁1I18を使用
せずに、フォトレジストマスクを使用し、n゛型の埋込
型半導体領域6の内側に形成してもよい。As shown in FIG. 7 (plan view of main part), the Go-type semiconductor region 9B for saturation prevention connection is formed by using a photoresist mask without using the inter-element isolation insulation 1I18, and forming an n-type buried semiconductor region 9B. It may also be formed inside the type semiconductor region 6.
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更できることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but it goes without saying that the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. be.
例えば1本発明は、S (S tatic) RA M
、 ROM (Read 0nly Memory)
等の記憶回路や論理回路を有する混在型半導体集積回路
装置に広く適用することができる。For example, one aspect of the present invention is S (S tatic) RAM
, ROM (Read Only Memory)
The present invention can be widely applied to mixed semiconductor integrated circuit devices having memory circuits and logic circuits such as the above.
本願において開示された発明のうち代表的なものの効果
を簡単に説明すれば1次のとおりである。A brief explanation of the effects of typical inventions disclosed in this application is as follows.
混在型半導体集積回路装置の集積度を向上することがで
きる。The degree of integration of a mixed semiconductor integrated circuit device can be improved.
また、前記混在型半導体集積回路装置において、集積度
の向上及び動作速度の高速化を図ることができる。Further, in the mixed semiconductor integrated circuit device, it is possible to improve the degree of integration and increase the operating speed.
第1図は、本発明の一実施例であるDRAMを有する混
在型半導体集積回路装置の飽和防止結線付インバータ回
路の要部断面図、
第2図は、前記飽和防止結線付インバータ回路の要部平
面図、
第3図は、前記混在型半導体集積回路装置のチップレイ
アウト図、
第4図乃至第6図は、前記DRAMの周辺回路の等価回
路図。
第7図は、前記飽和防止結線付インバータ回路の他の例
の要部平面図である。
図中、Tr、、 Tr、・・・バイポーラトランジスタ
、Qn、Qp−MISFET、R−・・コレクタ抵抗、
1・・・混在型半導体集積回路装置、2A〜2F・・・
インバータ回路、5.8・・・埋込型半導体領域、7・
・・素子分離用半導体領域、8・・・素子間分離絶縁膜
、9A・・・電位引上用半導体領域、9B・・・飽和防
止結線用半導体領域、 13.15・・・半導体領域で
ある。FIG. 1 is a sectional view of a main part of an inverter circuit with saturation prevention wiring of a mixed semiconductor integrated circuit device having a DRAM, which is an embodiment of the present invention. FIG. 2 is a main part of the inverter circuit with saturation prevention wiring. FIG. 3 is a chip layout diagram of the mixed semiconductor integrated circuit device, and FIGS. 4 to 6 are equivalent circuit diagrams of peripheral circuits of the DRAM. FIG. 7 is a plan view of main parts of another example of the inverter circuit with the saturation prevention wiring. In the figure, Tr,...Bipolar transistor, Qn, Qp-MISFET, R-...Collector resistance,
1...Mixed semiconductor integrated circuit device, 2A to 2F...
Inverter circuit, 5.8... Embedded semiconductor region, 7.
... Semiconductor region for element isolation, 8... Inter-element isolation insulating film, 9A... Semiconductor region for raising potential, 9B... Semiconductor region for saturation prevention connection, 13.15... Semiconductor region .
Claims (1)
混在型の半導体集積回路装置において、前記バイポーラ
トランジスタのコレクタ領域と、このコレクタ領域と同
一導電型の前記MISFETのソース領域及びドレイン
領域のうちの一方の半導体領域とを一体に構成したこと
を特徴とする半導体集積回路装置。 2、前記バイポーラトランジスタ及びMISFETは、
飽和防止結線付インバータ回路を構成していることを特
徴とする特許請求の範囲第1項に記載の半導体集積回路
装置。 3、前記飽和防止結線付インバータ回路のバイポーラト
ランジスタは、コレクタ電位引上用半導体領域とそれと
離隔して配置された飽和防止結線用半導体領域との間に
ベース領域及びエミッタ領域が配置されていることを特
徴とする特許請求の範囲第2項に記載の半導体集積回路
装置。 4、前記飽和防止結線付インバータ回路のMISFET
は、一方の半導体領域を前記バイポーラトランジスタの
飽和防止結線用半導体領域と一体に構成し、他方の半導
体領域を前記バイポーラトランジスタのベース領域に接
続していることを特徴とする特許請求の範囲第3項に記
載の半導体集積回路装置。 5、前記バイポーラトランジスタのコレクタ電位引上用
半導体領域と飽和防止結線用半導体領域とは埋込型コレ
クタ領域で電気的に接続され、前記コレクタ電位引上用
半導体領域及び飽和防止結線用半導体領域は前記埋込型
コレクタ領域の内側に形成されていることを特徴とする
特許請求の範囲第3項又は第4項に記載の半導体集積回
路装置の製造方法。[Scope of Claims] 1. In a mixed semiconductor integrated circuit device having a bipolar transistor and a MISFET, a collector region of the bipolar transistor and a source region and a drain region of the MISFET having the same conductivity type as the collector region. A semiconductor integrated circuit device characterized in that one semiconductor region and one semiconductor region are integrally configured. 2. The bipolar transistor and MISFET are:
The semiconductor integrated circuit device according to claim 1, comprising an inverter circuit with anti-saturation connection. 3. In the bipolar transistor of the inverter circuit with anti-saturation connection, a base region and an emitter region are arranged between a semiconductor region for raising the collector potential and a semiconductor region for anti-saturation connection arranged at a distance therefrom. A semiconductor integrated circuit device according to claim 2, characterized in that: 4. MISFET of the inverter circuit with anti-saturation connection
Claim 3 is characterized in that one semiconductor region is configured integrally with a semiconductor region for saturation prevention connection of the bipolar transistor, and the other semiconductor region is connected to the base region of the bipolar transistor. 2. The semiconductor integrated circuit device described in 2. 5. The collector potential raising semiconductor region and the saturation prevention wiring semiconductor region of the bipolar transistor are electrically connected by a buried collector region, and the collector potential raising semiconductor region and the saturation prevention wiring semiconductor region are 5. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein the semiconductor integrated circuit device is formed inside the buried collector region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63162903A JPH0210865A (en) | 1988-06-29 | 1988-06-29 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63162903A JPH0210865A (en) | 1988-06-29 | 1988-06-29 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0210865A true JPH0210865A (en) | 1990-01-16 |
Family
ID=15763424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63162903A Pending JPH0210865A (en) | 1988-06-29 | 1988-06-29 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0210865A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007273072A (en) * | 2006-03-09 | 2007-10-18 | Matsushita Electric Ind Co Ltd | Semiconductor memory device and semiconductor device |
-
1988
- 1988-06-29 JP JP63162903A patent/JPH0210865A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007273072A (en) * | 2006-03-09 | 2007-10-18 | Matsushita Electric Ind Co Ltd | Semiconductor memory device and semiconductor device |
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