JP3098786B2 - The semiconductor integrated circuit device - Google Patents

The semiconductor integrated circuit device

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JP3098786B2 JP03072748A JP7274891A JP3098786B2 JP 3098786 B2 JP3098786 B2 JP 3098786B2 JP 03072748 A JP03072748 A JP 03072748A JP 7274891 A JP7274891 A JP 7274891A JP 3098786 B2 JP3098786 B2 JP 3098786B2
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英明 中村
康司 山崎
繁 本城
信行 森脇
修二 池田
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株式会社日立超エル・エス・アイ・システムズ
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路装置に関し、特に、SRAMを有する半導体集積回路装置の電気特性の向上に適用して有効な技術に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor integrated circuit device, in particular, be applied to the improvement of the electrical characteristics of the semiconductor integrated circuit device having an SRAM to a technique effectively.

【0002】 [0002]

【従来の技術】DRAM(ダイナミックRAM)、SR BACKGROUND OF THE INVENTION DRAM (dynamic RAM), SR
AM(スタティックRAM)などのメモリLSIは、半導体チップの主面に多数のメモリセルをマトリクス状に配置したメモリアレイを有している。 Memory LSI such as AM (static RAM) has a memory array arranged in a matrix a large number of memory cells in the main surface of the semiconductor chip.

【0003】従来、上記メモリアレイの端部に配置されたメモリセルは、メモリアレイの内部に配置されたメモリセルに比べて電源マージンが減少し易いという問題が指摘されている。 Conventionally, memory cells arranged in an end portion of the memory array, the power margin as compared with the memory cells arranged in the internal memory array liable to decrease is noted.

【0004】これを図4に例えば示すSRAMのメモリアレイ(MA)を用いて説明する。 [0004] This will be described with reference to the memory array (MA) of the SRAM shown example in Fig.

【0005】このメモリアレイ(MA)は、SRAMのメモリセルを構成するMOSFETの拡散層4がマトリクス状に配置され、拡散層4と拡散層4との間には、素子分離用絶縁膜6が設けられている。 [0005] The memory array (MA), the diffusion layer 4 of the MOSFET constituting a memory cell of the SRAM are arranged in a matrix form, between the diffusion layer 4 and the diffusion layer 4, the element isolation insulating film 6 It is provided. また、上記それぞれの拡散層4の上には、MOSFETのゲート電極7が配置されている。 Further, on the respective diffusion layer 4, a gate electrode 7 of the MOSFET are disposed. 一方、メモリアレイ(MA)の外側には、給電用のガードリング(G)がメモリアレイ(M On the other hand, on the outside of the memory array (MA), the feeding of the guard ring (G) a memory array (M
A)の周囲を囲むように設けられている。 It is provided so as to surround the A).

【0006】そこで、MOSFETの拡散層4に着目すると、メモリアレイ(MA)の内部に配置された拡散層4は、その周囲が他の拡散層4によって囲まれているのに対し、メモリアレイ(MA)の端部に配置された拡散層4aは、その片側にガードリング(G)が対置されているため、メモリアレイ(MA)の内部の拡散層4とは形状が異なっている。 [0006] Therefore, paying attention to the diffusion layer 4 of the MOSFET, the diffusion layer 4 which is disposed inside the memory array (MA), the contrast around is surrounded by other diffusion layer 4, the memory array ( diffusion layer 4a located at the end of the MA), therefore the one side to the guard ring (G) is opposed, and the inside of the diffusion layer 4 of the memory array (MA) have different shapes.

【0007】その結果、リソグラフィ工程で半導体ウエハ上に塗布するフォトレジストの表面張力がメモリアレイ(MA)の内部と端部とで異なることなどに起因して、メモリアレイ(MA)の端部の拡散層4aの加工寸法が内部の拡散層4とは異なってくるため、端部のトランジスタの電気特性が劣化するものと考えられる。 [0007] As a result, due such that the surface tension of the photoresist coated on a semiconductor wafer in a lithography process is different between the inside and the end portion of the memory array (MA), the end portion of the memory array (MA) since the feature size of the diffusion layer 4a becomes different from the interior of the diffusion layer 4, it is considered that deterioration of the electrical characteristics of the transistor of the end.

【0008】また、拡散層4の上に配置されたゲート電極7についても上記と同様のことが云える。 [0008] obtain cloud is also the same as described above for the gate electrode 7 disposed on the diffusion layer 4. これは、メモリアレイ(MA)の内部の拡散層4の上には、4つのゲート電極7が配置されているのに対し、メモリアレイ(MA)の端部の拡散層4aの上には、2つのゲート電極7しか存在しないためである。 This is on the inside of the diffusion layer 4 of the memory array (MA), the contrast four gate electrodes 7 is arranged, on the diffusion layer 4a of the end portion of the memory array (MA), the only two gate electrodes 7 is due to the absence.

【0009】従来、このような問題を改善する対策として、メモリセルとしては動作しないダミーのセルをメモリアレイの周囲に配置することによって、拡散層の形状やゲート電極の配置を全てのメモリアレイで同じにする方法が用いられていた。 Conventionally, as a countermeasure for improving this problem, the dummy cell does not work as a memory cell by placing around the memory array, all memory array arrangement of shapes and the gate electrode of the diffusion layer how to same has been used. なお、SRAMにおいて、このようなダミーセルを配置する技術については、特開昭6 Incidentally, in the SRAM, the technique of placing such a dummy cell, JP 6
1−214559号公報に記載がある。 It is described in 1-214559 JP.

【0010】 [0010]

【発明が解決しようとする課題】ところが、メモリアレイの周囲にダミーのセルを配置する従来技術は、メモリアレイの面積を増大させてしまうという問題がある。 [SUMMARY OF THE INVENTION However, the prior art of placing a dummy cell on the periphery of the memory array, there is a problem that increases the area of ​​the memory array. 特に、大容量のメモリLSIは、大容量化に伴う回路の配線遅延を防止するためにメモリアレイを多数のメモリマットに分割しているため、それぞれのメモリマットの周囲にダミーのセルを配置すると、メモリマットの総面積に対するダミーセルの占有率が大きくなり、半導体チップの面積が大きくなってしまう。 In particular, the memory LSI having a large capacity, since the memory array is divided into a large number of memory mats to prevent wiring delay circuit with the capacity, placing a dummy cell around each memory mat , the dummy cell occupancy rate to the total area of ​​the memory mat is increased, the area of ​​the semiconductor chip is increased.

【0011】本発明は、上記した問題点に着目してなされたものであり、その目的は、チップの面積を増大させることなく、メモリアレイ(またはメモリマット)の端部に配置されたトランジスタの電気特性の劣化を防止することのできる技術を提供することにある。 [0011] The present invention has been made in view of the above problems, and an object without increasing the chip area, the memory array (or memory mats) ends in placed of the transistor of It is to provide a technique capable of preventing deterioration of electrical characteristics.

【0012】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 [0012] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0013】 [0013]

【課題を解決するための手段】本発明の半導体集積回路装置は、半導体チップの主面に複数のSRAMメモリセルがマトリクス状に配置されたメモリアレイまたはメモリマットを有し、前記半導体チップの主面には、前記S Means for Solving the Problems A semiconductor integrated circuit device of the present invention, a plurality of SRAM memory cells in the main surface of the semiconductor chip has a memory array or memory mats are arranged in a matrix, the main of the semiconductor chip on the surface, the S
RAMメモリセルを区画する繰り返しパターンを有する素子分離用絶縁膜と、前記メモリアレイまたはメモリマットを囲むように配置された半導体領域からなるガードリングとが形成されており、前記ガードリングの前記メモリアレイまたはメモリマットに面した領域の形状は、 An element isolation insulating film having a repeating pattern defining the RAM memory cells, the and the guard ring made of arranged semiconductor region so as to surround the memory array or memory mats are formed, the memory array of the guard ring or shape of the region facing the memory mat,
前記素子分離用絶縁膜の前記繰り返しパターンの形状を含み、前記ガードリングの上部には、前記ガードリングと電気的に接続されたダミーパターンが形成されており、前記ダミーパターンの前記メモリアレイまたはメモリマットに面した領域の形状は、前記メモリセルを構成するMOSFETのゲート電極の形状と略等しくなるように構成されているものである。 Wherein the shape of the repeated pattern of the element isolation insulating film, wherein the upper portion of the guard ring, the guard ring and is electrically connected to the dummy pattern is formed, the memory array or memory of the dummy pattern shape facing the mat area is one that is configured to be substantially equal to the shape of the gate electrode of the MOSFET constituting the memory cell.

【0014】 [0014]

【0015】 [0015]

【作用】上記した手段によれば、メモリアレイ(またはメモリマット)の内部に配置されたメモリセルの形状と、端部に配置されたメモリセルの形状とが実質的に等しくなるので、メモリアレイ(またはメモリマット)の端部のメモリセルを構成するトランジスタの加工寸法のばらつきが防止される。 According to the above described means [action], the shape of the interior memory cells arranged in the memory array (or memory mats), so the shape of the memory cells arranged in the end portion are substantially equal, the memory array (or memory mats) variations in feature size of the transistors constituting the memory cell at the end of is prevented.

【0016】上記した手段によれば、メモリアレイ(またはメモリマット)の周囲にダミーのセルを配置する従来技術と異なり、ガードリングの内側の形状を変更するだけなので、メモリアレイ(またはメモリマット)の面積が増大することもない。 According to the above means, unlike the prior art to place a dummy cell on the periphery of the memory array (or memory mats), so simply by changing the shape of the inside of the guard ring, the memory array (or memory mats) nor the area of ​​the increases.

【0017】 [0017]

【実施例】図3に示すように、例えばn形シリコン単結晶からなる半導体チップ1の主面の中央には、例えば4 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As shown in FIG. 3, the center of the main surface of the semiconductor chip 1, for example made of n-type silicon single crystal, for example, 4
メガビット(Mbit) の大容量を有するSRAMのメモリアレイ(MA)が形成されている。 Megabit (Mbit) SRAM memory array having a large capacity (MA) is formed. このSRAMは、大容量化に伴う回路の配線遅延を防止するために、メモリアレイ(MA)を多数のメモリマット(MM)に分割している。 The SRAM, in order to prevent the wiring delay of the circuit due to large capacity, dividing the memory array (MA) to a number of memory mats (MM).

【0018】上記メモリアレイ(MA)の外側には、チップ1の長辺方向に沿って周辺回路2が配置されており、さらにその外側には、外部との電気的接続を取るためのボンディングパッド3が配置されている。 [0018] On the outside of the memory array (MA), is arranged a peripheral circuit 2 along the longitudinal direction of the chip 1, further outside thereof, the bonding pads for electrical connection to the outside 3 is arranged.

【0019】図1は、上記メモリマット(MM)のコーナー部(図3の破線Aで囲んだ領域)の拡大図、図2 [0019] Figure 1, the corner portion enlarged view of (a region surrounded by a broken line A in FIG. 3) of the memory mat (MM), 2
は、図1のII−II線におけるチップ1の断面図である。 Is a cross-sectional view of the chip 1 along line II-II of Figure 1.

【0020】このメモリマット(MM)には、SRAM [0020] The memory mat (MM), SRAM
のメモリセルを構成するnチャネルMOSFET(Q) n-channel MOSFET constituting a memory cell (Q)
の拡散層4がマトリクス状に配置されている。 Diffusion layer 4 are arranged in a matrix. 図1に示すように、これらの拡散層4のうち、メモリマット(M As shown in FIG. 1, of these diffusion layers 4, the memory mats (M
M)の端部に配置された拡散層4aは、その形状がメモリマット(MM)の内部の拡散層4を二分割した形状になっている。 Diffusion layer 4a located at the end of M), the shape is in the shape of the interior of the diffusion layer 4 was divided into two parts of the memory mat (MM). また、図2に示すように、拡散層4は、p Further, as shown in FIG. 2, the diffusion layer 4, p
形ウエル5の主面に形成されたn形半導体領域からなる。 Made of n-type semiconductor region formed on the main surface of the form well 5.

【0021】上記それぞれの拡散層4は、例えば酸化珪素からなる素子分離用絶縁膜6によって互いに分離されている。 [0021] each of the above diffusion layer 4, for example, are separated from each other by an element isolation insulating film 6 made of silicon oxide. また、上記それぞれの拡散層4の上には、nチャネルMOSFET(Q)のゲート電極7が設けられている。 Further, on the respective diffusion layer 4, a gate electrode 7 of the n-channel MOSFET (Q) is provided. このゲート電極7は、例えば多結晶シリコンにより構成されている。 The gate electrode 7 is composed of, for example, polycrystalline silicon. 図1に示すように、メモリマット(MM)の内部の拡散層4の上には、4つのゲート電極7が配置されており、端部の拡散層4aの上には、2つのゲート電極7が配置されている。 As shown in FIG. 1, on the inside of the diffusion layer 4 of the memory mat (MM) is arranged four gate electrodes 7, on the diffusion layer 4a of the end, two gate electrodes 7 There has been placed.

【0022】上記メモリマット(MM)の外側には、例えばP形ウエル5に電源単位(V SS ) を供給するためのガードリング(G)が設けられている。 [0022] On the outside of the memory mat (MM), a guard ring for supplying (G) is provided a power supply unit (V SS), for example, in P-type well 5. 図2に示すように、このガードリング(G)は、p形ウエル5の主面に形成されたp +形半導体領域からなり、メモリマット(MM)の周囲を囲むように配置されている。 As shown in FIG. 2, the guard ring (G) consists of p + type semiconductor region formed on the main surface of the p-type well 5 is disposed so as to surround the periphery of the memory mat (MM).

【0023】図1に示すように、本実施例のガードリング(G)は、その内側の形状が、メモリマット(MM) As shown in FIG. 1, the guard ring of the present embodiment (G), the shape of the inside memory mat (MM)
の端部の拡散層4aの形状と略等しくなっている。 It is substantially equal to the shape of the diffusion layer 4a of the end portion. そのため、拡散層4aの形状とそれに隣接するガードリング(G)の内側の形状とを合わせた形状は、メモリマット(MM)の内部の拡散層4の形状と略等しくなっている。 Therefore, shape matching the inner shape of the shape and the guard ring adjacent thereto of the diffusion layer 4a (G) is substantially equal to the inner diffusion layer 4 in the form of a memory mat (MM).

【0024】また、図1に示すように、上記ガードリング(G)の上には、ダミーパターン8が設けられている。 Further, as shown in FIG. 1, on the guard ring (G), the dummy pattern 8 is provided. このダミーパターン8は、ガードリング(G)に沿ってメモリマット(MM)の周囲を囲むように配置されている。 The dummy pattern 8 is disposed so as to surround the periphery of the memory mat (MM) along the guard ring (G). ダミーパターン8は、例えばゲート電極7と同一の材料(多結晶シリコンなど)からなり、ゲート電極7と同一の工程で同時に形成される。 The dummy pattern 8, for example, a gate electrode 7 and the same material (such as polycrystalline silicon) are formed simultaneously in the same step as the gate electrode 7.

【0025】上記ダミーパターン8は、その内側の形状が、メモリマット(MM)の端部の拡散層4aの上に設けられたゲート電極7の形状と略等しくなっている。 [0025] The dummy pattern 8, the shape of the inner is substantially equal to the shape of the gate electrode 7 provided on the diffusion layer 4a of the end of the memory mat (MM). そのため、拡散層4a上の2つのゲート電極7の形状とそれに隣接するダミーパターン8の内側の形状とを合わせた形状は、メモリマット(MM)の内部の拡散層4の上に設けられた4つのゲート電極7の形状と略等しくなっている。 Therefore, shape matching the inner shape of the dummy pattern 8 shape of the two gate electrodes 7 and adjacent thereto on the diffusion layer 4a is provided on the inside of the diffusion layer 4 of the memory mat (MM) 4 One of which is substantially equal to the shape of the gate electrode 7.

【0026】上記ダミーパターン8は、アクティブなトランジスタとなることを禁止するため、ガードリング(G)上の絶縁層(図示せず)に開孔されたコンタクトホール(C)を通じて下層のガードリング(G)と電気的に接続されている。 [0026] The dummy pattern 8 is active to prohibit to be a transistor, a guard ring (G) on the insulating layer (not shown) to the apertured the contact holes (C) through the lower layer of the guard ring ( G) and are electrically connected. なお、メモリマット(MM)の拡散層4の上に開孔されたコンタクトホール(C)は、メモリセルのノード電位を配線層(図示せず)に伝えるためのものである。 Incidentally, apertured contact hole on the diffusion layer 4 of the memory mat (MM) (C) is intended to convey the node potential of the memory cell to the wiring layer (not shown).

【0027】以上の構成からなる本実施例のSRAMによれば、下記の作用、効果を得ることができる。 According to the SRAM of the present embodiment having the above configuration, it is possible to obtain effects described below, the effect.

【0028】(1).ガードリング(G)の内側の形状を、 [0028] The inside of the shape of (1). Guard ring (G),
メモリマット(MM)の端部の拡散層4aの形状と略等しくしたことにより、拡散層4aの形状とそれに隣接するガードリング(G)の内側の形状とを合わせた形状が、メモリマット(MM)の内部の拡散層4の形状と略等しくなる。 By the substantially same as the shape of the diffusion layer 4a of the end of the memory mat (MM), the shape obtained by combining the inner shapes of the guard ring adjacent thereto of the diffusion layer 4a (G), the memory mat (MM substantially equal to the inner diffusion layer 4 in the form of).

【0029】(2).ダミーパターン8の内側の形状を、メモリマット(MM)の端部の拡散層4a上に設けられたゲート電極7の形状と略等しくしたことにより、拡散層4a上のゲート電極7の形状とそれに隣接するダミーパターン8の内側の形状とを合わせた形状が、メモリマット(MM)の内部の拡散層4上に設けられたゲート電極7の形状と略等しくなる。 [0029] (2). The inner shape of the dummy pattern 8, the memory mats of the gate electrode 7 provided on the diffusion layer 4a of the end portion of the (MM) by the substantially equal to the shape, on the diffusion layer 4a shape matching the inner shape of the dummy pattern 8 shape of the gate electrode 7 and adjacent thereto is substantially equal to the internal shape of the gate electrode 7 provided on the diffusion layer 4 of the memory mat (MM).

【0030】(3).上記(1) および(2) により、メモリマット(MM)の内部に配置されたメモリセルの形状と、 [0030] (3). (1) and (2), the shape of the interior memory cells arranged in the memory mat (MM),
端部に配置されたメモリセルの形状とが実質的に等しくなり、これにより、メモリアレイ(MA)の内部と端部とで拡散層4やゲート電極7の加工寸法がばらつくのを防止することができるので、メモリアレイ(MA)の端部のメモリセルを構成するMOSFETの電気特性の劣化を防止することができる。 The shape of the memory cells arranged in the end portion becomes substantially equal, thereby preventing the machining dimensions of the diffusion layer 4 and the gate electrode 7 in the inside and the end portion of the memory array (MA) that varies be since it is, it is possible to prevent deterioration of the electrical characteristics of the MOSFET constituting a memory cell of an end portion of the memory array (MA).

【0031】(4).メモリアレイの周囲にダミーのセルを配置する従来技術と異なり、ガードリング(G)の内側の形状を変更するだけなので、メモリマット(MM)の面積が増大することはない。 [0031] (4). Unlike the prior art to place a dummy cell on the periphery of the memory array, since only changing the shape of the inside of the guard ring (G), the area of ​​the memory mat (MM) is increased Absent.

【0032】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0032] Although the invention made by the inventors has been concretely described based on examples, but the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.

【0033】前記実施例では、メモリアレイを多数のメモリマットに分割したSRAMについて説明したが、これに限定されるものではなく、メモリセルをマトリクス状に配置したメモリアレイまたはメモリマットを有するメモリLSI全般に適用することができる。 [0033] In the above embodiment has described the SRAM that the memory array is divided into a number of memory mats is not limited thereto, a memory LSI having a memory array or memory mats memory cells arranged in a matrix it can be applied in general.

【0034】 [0034]

【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
以下の通りである。 It is as follows.

【0035】本発明によれば、チップの面積を増大させることなく、メモリアレイ(またはメモリマット)の端部に配置されたトランジスタの電気特性の劣化を防止することができる。 According to the present invention, without increasing the area of ​​the chip, it is possible to prevent deterioration of the electrical characteristics of transistors arranged in the end portion of the memory array (or memory mats).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例である半導体集積回路装置のメモリマットの一部を拡大して示す平面図である。 1 is a plan view showing an enlarged part of a memory mat of the semiconductor integrated circuit device according to an embodiment of the present invention.

【図2】図1のII−II線における半導体チップの断面図である。 It is a cross-sectional view of a semiconductor chip along line II-II of FIG. 1. FIG.

【図3】この半導体集積回路装置を形成した半導体チップの全体平面図である。 3 is an overall plan view of a semiconductor chip having a semiconductor integrated circuit device.

【図4】従来のメモリアレイの一部を拡大して示す平面図である。 4 is a plan view showing an enlarged part of a conventional memory array.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体チップ 2 周辺回路 3 ボンディングパッド 4 拡散層 4a 拡散層 5 p形ウエル 6 素子分離用絶縁膜 7 ゲート電極 8 ダミーパターン A 破線 C コンタクトホール G ガードリング MA メモリアレイ MM メモリマット Q nチャネルMOSFET 1 semiconductor chip 2 peripheral circuit 3 bonding pad 4 diffusion layer 4a diffusion layer 5 p-type well 6 isolation insulating film 7 gate electrode 8 dummy patterns A broken line C a contact hole G guard ring MA memory array MM memory mats Q n-channel MOSFET

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 信行 東京都小平市上水本町5丁目20番1号 株式会社日立製作所 武蔵工場内 (72)発明者 池田 修二 東京都小平市上水本町5丁目20番1号 株式会社日立製作所 武蔵工場内 (72)発明者 中村 英明 東京都小平市上水本町5丁目20番1号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 本城 繁 東京都小平市上水本町5丁目20番1号 株式会社日立製作所 武蔵工場内 (56)参考文献 特開 昭60−140862(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 21/8244 H01L 27/11 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Nobuyuki Moriwaki Tokyo Kodaira Josuihon-cho 5-chome No. 20 No. 1 Hitachi, Ltd. Musashi in the factory (72) inventor Shuji Ikeda Tokyo Kodaira Josuihon-cho 5-chome No. 20 No. 1 Hitachi, Ltd. Musashi in the factory (72) inventor 5-chome, Nakamura, Hideaki Tokyo Kodaira Josuihon-cho, No. 20 No. 1 Hitachi ultra-El es eye engineering within Co., Ltd. (72) inventor Shigeru Honjo Tokyo Kodaira Josuihon-cho 5-chome No. 20 No. 1 Hitachi, Ltd. Musashi in the factory (56) reference Patent Sho 60-140862 (JP, a) (58) investigated the field (Int.Cl. 7, DB name) H01L 21/8244 H01L 27/11

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半導体チップの主面に複数のSRAMメモリセルがマトリクス状に配置されたメモリアレイまたはメモリマットを有する半導体集積回路装置であって、 1. A plurality of SRAM memory cells in the main surface of the semiconductor chip is a semiconductor integrated circuit device having a memory array or memory mats are arranged in a matrix,
    前記半導体チップの主面には、前記SRAMメモリセルを区画する繰り返しパターンを有する素子分離用絶縁膜と、前記メモリアレイまたはメモリマットを囲むように配置された半導体領域からなるガードリングとが形成されており、前記ガードリングの前記メモリアレイまたはメモリマットに面した領域の形状は、前記素子分離用絶縁膜の前記繰り返しパターンの形状を含み、前記ガード On the main surface of said semiconductor chip, and the element isolation insulating film having a repeating pattern partitioning the SRAM memory cell, and the guard ring made of arranged semiconductor region so as to surround the memory array or memory mats are formed and, the shape of the region facing the memory array or memory mats of the guard ring, viewed including the shape of the repeated pattern of the element isolation insulating film, the guard
    リングの上部には、前記ガードリングと電気的に接続さ The top of the ring, the guard ring and is electrically connected
    れたダミーパターンが形成されており、前記ダミーパタ A dummy pattern is formed which, the Damipata
    ーンの前記メモリアレイまたはメモリマットに面した領 Ryo facing the memory array or memory mats over emissions
    域の形状は、前記メモリセルを構成するMOSFETの The band shape of the MOSFET constituting the memory cell
    ゲート電極の形状と略等しくなるように構成されている And it is configured to be substantially equal to the shape of the gate electrode
    ことを特徴とする半導体集積回路装置。 Semiconductors integrated circuit device you wherein a.
  2. 【請求項2】 前記ダミーパターンは、前記ゲート電極と同一の材料で構成されていることを特徴とする請求項 Wherein said dummy pattern includes claims, characterized by being composed of the same material as the gate electrode
    記載の半導体集積回路装置。 1 semiconductor integrated circuit device as claimed.
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