JPH02106972A - Manufacture of semiconductor device - Google Patents
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- JPH02106972A JPH02106972A JP26180388A JP26180388A JPH02106972A JP H02106972 A JPH02106972 A JP H02106972A JP 26180388 A JP26180388 A JP 26180388A JP 26180388 A JP26180388 A JP 26180388A JP H02106972 A JPH02106972 A JP H02106972A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に多結晶シ
リコンを用いたゲート電極及び配線を形成する方法に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming gate electrodes and wiring using polycrystalline silicon.
従来、半導体素子中に、多結晶シリコンを用い、ゲート
電極及び配線を形成する際には、多結晶シリコンを成長
後、多結晶シリコンに不純物をドーピングし、抵抗値を
下げた後、パターニングし、ゲート電極及び配線を形成
する方法が用いられていた。Conventionally, when forming gate electrodes and wiring using polycrystalline silicon in a semiconductor device, after growing the polycrystalline silicon, doping the polycrystalline silicon with impurities to lower the resistance value, and then patterning. A method of forming gate electrodes and wiring was used.
第3図(a)〜(C)は、従来の多結晶シリコンの配線
形成方法を工程順に示した断面図である。FIGS. 3A to 3C are cross-sectional views showing a conventional polycrystalline silicon wiring formation method in order of steps.
先ず、第3図(a)に示す様に、シリコン基板1上に酸
化膜2を形成し、さらに、多結晶シリコン3を成長し、
不純物をドーピングする。その後、レジストマスク8を
塗布する。First, as shown in FIG. 3(a), an oxide film 2 is formed on a silicon substrate 1, and then polycrystalline silicon 3 is grown.
Doping with impurities. After that, a resist mask 8 is applied.
次ニ、第3図(b)に示す様に、レジストマスク8をパ
ターニングし、さらにレジストマスク8をマスク材とし
て、多結晶シリコン3をエツチングする。Next, as shown in FIG. 3(b), the resist mask 8 is patterned, and the polycrystalline silicon 3 is etched using the resist mask 8 as a mask material.
次に第3図(C)に示す様に、パターニングされたレジ
ストマスク8を除去し、多結晶シリコン3の配線を形成
する。Next, as shown in FIG. 3(C), the patterned resist mask 8 is removed and wiring of polycrystalline silicon 3 is formed.
上述した、従来の多結晶シリコンのゲート電極及び配線
形成方法では、多結晶シリコンの抵抗が高く、素子のス
イッチングが遅くなるという欠点がある。The conventional polycrystalline silicon gate electrode and wiring forming method described above has the disadvantage that the resistance of polycrystalline silicon is high and the switching of the device is slow.
この対策として、配線の多層化が考えられるが、配線を
多層化する事により、PR数が2回増え、工程が複雑に
なるという欠点がある。As a countermeasure to this problem, multilayering of wiring can be considered, but this has the disadvantage that the number of PRs increases by two and the process becomes complicated.
本発明の多結晶シリコンのゲート電極及び配線の形成方
法は、多結晶シリコンを成長する工程と、その上に窒化
膜を成長する工程と、多結晶シリコンと窒化膜を同時に
パターニングする工程と、その後、選択酸化を行った後
、窒化膜を除去する工程と、その後、配線材料(アルミ
ニウム等)を成長し、パターニングする工程を有してい
る。The method for forming polycrystalline silicon gate electrodes and wiring according to the present invention includes a step of growing polycrystalline silicon, a step of growing a nitride film thereon, a step of simultaneously patterning the polycrystalline silicon and the nitride film, and a subsequent step. , after performing selective oxidation, there is a step of removing the nitride film, and then a step of growing and patterning a wiring material (aluminum, etc.).
本発明は多結晶シリコン上に窒化膜を形成し、多結晶シ
リコン及び窒化膜を同時にパタ一二ソグする。その後、
選択酸化、窒化膜除去を行ない、配線材料(アルミニウ
ム等)を成長し、パターニングすることにより、PR数
を1回増すだけで、低抵抗のゲート電極及び配線を形成
することができる。In the present invention, a nitride film is formed on polycrystalline silicon, and the polycrystalline silicon and nitride film are simultaneously patterned. after that,
By selectively oxidizing and removing the nitride film, growing a wiring material (aluminum, etc.), and patterning it, a low-resistance gate electrode and wiring can be formed by increasing the number of PRs by one time.
本発明について、図面を参照して説明する。第1図(a
)〜(d)は、本発明の一実施例を説明するために、工
程順に示した断面図である。The present invention will be explained with reference to the drawings. Figure 1 (a
) to (d) are sectional views shown in the order of steps to explain one embodiment of the present invention.
まず、第1図(a)に示す様に、シリコン基板1上に、
酸化膜2を成長し、その上に多結晶シリコン3を成長し
、窒化膜4を成長する。次に第1図(b)に示す様に、
多結晶シリコン3と窒化膜4を同時にパターニングし、
その後選択酸化を行なう。First, as shown in FIG. 1(a), on a silicon substrate 1,
An oxide film 2 is grown, a polycrystalline silicon 3 is grown thereon, and a nitride film 4 is grown thereon. Next, as shown in Figure 1(b),
Patterning polycrystalline silicon 3 and nitride film 4 simultaneously,
After that, selective oxidation is performed.
次に、第1図(c)に示す様に、窒化膜4を除去した後
アルミニウム6を成長する。次に、第1図(d)に示す
様に、アルミニウム6をパターニングする。Next, as shown in FIG. 1(c), after removing the nitride film 4, aluminum 6 is grown. Next, as shown in FIG. 1(d), the aluminum 6 is patterned.
第2図は(a)〜(e)は、本発明の他の実施例の断面
図である。本実施例は、MO8構造における多結晶シリ
コンのゲート電極形成方法に関するものであり、第1図
と同様の工程を有している。FIGS. 2(a) to 2(e) are sectional views of other embodiments of the present invention. This example relates to a method for forming a polycrystalline silicon gate electrode in an MO8 structure, and includes the same steps as in FIG. 1.
本実施例においては、まず、第2図(a)に示すように
シリコン基板1上に酸化膜2.多結晶シリコン3.窒化
膜4を順次形成する。次に第2図(b)に示すように、
窒化膜4.多結晶シリコン3を所定形状に形成するとと
もに、多結晶シリコン3の両側にソース・ドレイン領域
となる拡散層7を形成する。次に第2図(c)に示すよ
うに、拡散層γ上に選択酸化膜5を形成する。次に第2
図(d)に示すようにアルミニウム6を形成し、第2図
(e)に示すようにアルミニウム6を所定形状に形成す
る。In this embodiment, first, as shown in FIG. 2(a), an oxide film 2. Polycrystalline silicon 3. Nitride films 4 are sequentially formed. Next, as shown in Figure 2(b),
Nitride film 4. Polycrystalline silicon 3 is formed into a predetermined shape, and diffusion layers 7 that will become source/drain regions are formed on both sides of polycrystalline silicon 3. Next, as shown in FIG. 2(c), a selective oxide film 5 is formed on the diffusion layer γ. Then the second
As shown in FIG. 2(d), aluminum 6 is formed, and as shown in FIG. 2(e), aluminum 6 is formed into a predetermined shape.
本実施例によれば、ゲート電極の抵抗値を下げることが
できるという利点がある。According to this embodiment, there is an advantage that the resistance value of the gate electrode can be lowered.
以上、説明した様に、本発明は、多結晶シリコン上に窒
化膜を成長し、選択酸化をおこなうことにより、多結晶
シリコン上に配線材料(アルミニウム等)を容易に形成
でき、抵抗値を下げることができる。As explained above, in the present invention, by growing a nitride film on polycrystalline silicon and performing selective oxidation, a wiring material (aluminum, etc.) can be easily formed on polycrystalline silicon, and the resistance value can be lowered. be able to.
第1図(a:)〜(d)、第2図(a)〜(e)は、そ
れぞれ本発明の一実施例及び他の実施例を説明するため
に、工程順に示した断面図、第3図(a)〜(c)は、
従来の方法を説明するために工程順に示した断面図であ
る。
1・・・・・・シリコン基板、2・・・・・・酸化膜、
3・・・・・・多結晶シリコン、4・・・・・・窒化膜
、5・・・・・・選択酸化膜、6・・・・・・アルミ、
7・・・・・・拡散層、8・・・・・・レジスト。
代理人 弁理士 内 原 晋
第
図
半Figures 1 (a:) to (d) and Figures 2 (a) to (e) are cross-sectional views shown in the order of steps for explaining one embodiment and another embodiment of the present invention, respectively. Figures 3 (a) to (c) are
FIG. 3 is a cross-sectional view showing the steps in order to explain a conventional method. 1... Silicon substrate, 2... Oxide film,
3... Polycrystalline silicon, 4... Nitride film, 5... Selective oxide film, 6... Aluminum,
7... Diffusion layer, 8... Resist. Agent Patent Attorney Susumu Uchihara
Claims (1)
多結晶シリコン層上に窒化けい素膜を形成する工程と、
該窒化けい素膜を所定の形状に形成する工程と、該所定
の形状に形成された窒化けい素膜をマスクとして前記多
結晶シリコン層を選択的に除去する工程と、前記所定の
形状に形成された窒化けい素膜をマスクとして選択酸化
する工程と、前記所定の形状に形成された窒化けい素膜
を除去した後に金属膜を前記多結晶シリコン層上に選択
的に形成する工程とを有することを特徴とする半導体装
置の製造方法forming a polycrystalline silicon layer on a semiconductor substrate; forming a silicon nitride film on the polycrystalline silicon layer;
a step of forming the silicon nitride film in a predetermined shape; a step of selectively removing the polycrystalline silicon layer using the silicon nitride film formed in the predetermined shape as a mask; and a step of forming the silicon nitride film in the predetermined shape. a step of performing selective oxidation using the silicon nitride film formed in the predetermined shape as a mask; and a step of selectively forming a metal film on the polycrystalline silicon layer after removing the silicon nitride film formed in the predetermined shape. A method for manufacturing a semiconductor device characterized by
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26180388A JPH02106972A (en) | 1988-10-17 | 1988-10-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26180388A JPH02106972A (en) | 1988-10-17 | 1988-10-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106972A true JPH02106972A (en) | 1990-04-19 |
Family
ID=17366930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26180388A Pending JPH02106972A (en) | 1988-10-17 | 1988-10-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106972A (en) |
-
1988
- 1988-10-17 JP JP26180388A patent/JPH02106972A/en active Pending
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