JPH02106795A - Liquid crystal driving circuit - Google Patents
Liquid crystal driving circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は液晶駆動回路を備えた半導体装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device equipped with a liquid crystal drive circuit.
従来の液晶駆動回路としてここでぼ例えばマイクロコン
ピュータに内蔵された１／３バイアス１／３デユーテイ
のコモン信号発生回路を例として述べる。第２図ぼ従来
のコモン信号発生回路のブロック図であり、図において
、（１）にコモン信号制御回路であり、基準クロックを
入力とし、ｃｐｕ （図示せず）からの命令によりコモ
ン信号ドライバ回路（２）に制御信号Ａ ＋８＋ 、
Ｂ （９１、Ｃ［ＩＯｉ 、 Ｄ （ＩＩ）を出力する
。As an example of a conventional liquid crystal driving circuit, a 1/3 bias 1/3 duty common signal generating circuit built in a microcomputer will be described as an example. Figure 2 is a block diagram of a conventional common signal generation circuit. (2) control signal A +8+,
Output B (91, C[IOi, D (II)).
（＋Ｚ 、 ０３） 、 Ｏ舶はコモン信号の基準電圧
Ｖ３． Ｖ２． Ｖｌである。コモン信号ドライバ回路
（２）の構成は以下のようになっており、ｆ３１１ｄソ
ースが基準電圧ｖ３篠ニ、ドレインがコモン０端子（７
）に、ゲートが曲部信号Ａ（８）にそれぞれ接続された
Ｐチャンネル間Ｏ８出力トランジスタ（以下、出力Ｔｒ
と記す。）、＋４ｉｔｌ！ソースが基準電電Ｖ２（１３
）に、ドレインがコモン０端子（７）に、ゲートが制御
信号Ｂ（９）にそれぞれ接続されたＰチャンネルＭＯ８
出ｆｉ Ｔｒ 、 （５１ｉ’ｆ：ンースが基準電圧Ｖ
Ｉ Ｑ４）に、ドレインがコモン０端子（７）に、ゲー
トが制御信号Ｃ（１０１にそれぞれ接続されたＮチャン
ネルＭＯ８出力Ｔｒ、ｆ６）ｉｄソースがグランドに、
ゲートが制御信号Ｄ （Ｉｌｌに、ドレインがコモン０
端子（７）にそれぞれ接続されｆｖＮチャンネルＭＯ８
出力Ｔｒである。また、θ５）、α６）ホコモン１信号
ドライバ回路及びコモン２信号ドライバ１嗜路であり、
構成にコモンＯ係号ドライバ回路と同様である。（内部
結線全省略）
次に、第３図の波形図を参照して動作及びＩＪ−り電流
テスト方法について説明する。ここでは簡単のためコモ
ン０信号の場合についてのみ述べる。(+Z, 03), O ship uses the common signal reference voltage V3. V2. It is Vl. The configuration of the common signal driver circuit (2) is as follows, the f311d source is the reference voltage v3 Shinonichi, and the drain is the common 0 terminal (7
) and the P-channel O8 output transistor (hereinafter referred to as output Tr
It is written as ), +4itl! The source is the reference voltage V2 (13
), the drain is connected to the common 0 terminal (7), and the gate is connected to the control signal B (9), respectively.
Output fi Tr , (51i'f: the reference voltage V
I Q4), the drain is connected to the common 0 terminal (7), the gate is connected to the control signal C (101), and the N-channel MO8 output Tr, f6) id source is connected to the ground,
The gate is connected to the control signal D (Ill), the drain is connected to the common 0
fvN channel MO8 connected to terminal (7) respectively.
This is the output Tr. In addition, θ5), α6) a common 1 signal driver circuit and a common 2 signal driver 1 path,
The configuration is similar to the common O coefficient driver circuit. (All internal connections are omitted) Next, the operation and IJ current test method will be described with reference to the waveform diagram in FIG. Here, for simplicity, only the case of a common 0 signal will be described.
基準電圧Ｖ３． Ｖ２． Ｖｌ １−Ｘ Ｖ２−２／３
Ｖ３． Ｖ１＝１／３Ｖ３の電圧が印加されているもの
とする。コモンＯ信号制御回路（１）は基準クロックに
同期して、第３図中（ｂ） （Ｃ） （ｄ） （ｅ）の
ような信号を出力する。それにより、出力Ｔｒ （３）
、 １４） 、 （５１、１６） ｆｌ ＯＮ、 Ｏ
ＦＦ シ、第３図中（ｆ）の信号がコモン０端子（７）
に出力されることとなる０
次にリーク電流のテストヲ説明する。例えば出力Ｔｒ
＋３１ 、 ［４１’（ｒテストするには、命令により
コモン信号制御回路ｔｌｌ’に動作させ、第３図中状態
１と１（つた所で基鵡クロックを停止し、状態１を保持
したまま（つ−まり、出力Ｔｒ ＋３１ 、 ＋４１が
ＯＦＦ状態のまま）基準電圧Ｖ３ （１２１、Ｖ２ （
１３１にＨレベル電圧全印加し、コモンＯ端子１７）に
Ｌレベル電圧を印加し、″電流を測定する。Reference voltage V3. V2. Vl 1-X V2-2/3
V3. It is assumed that a voltage of V1=1/3V3 is applied. The common O signal control circuit (1) outputs signals as shown in (b), (C), (d), and (e) in FIG. 3 in synchronization with the reference clock. As a result, the output Tr (3)
, 14) , (51, 16) fl ON, O
FF, signal (f) in Figure 3 is common 0 terminal (7)
Next, the leakage current test will be explained. For example, the output Tr
+31, [41'(r) To test, operate the common signal control circuit tll' by a command, and stop the base clock at the point where state 1 and 1 (in Figure 3) are reached, keeping state 1 ( In other words, the output Tr +31, +41 remains in the OFF state) reference voltage V3 (121, V2 (
131, apply an L level voltage to the common O terminal 17), and measure the current.
また、例えば出力’ｒｒ （５１、＋６１をテストする
Ｋぼ同様にして、状態２となった所で基準クロックを停
止し、状態２を保持したま捷、つまり、出力Ｔｒ（５１
、ｉｓｌがＯＦＦ状態のま１基準電圧Ｖｌ（１４）にＬ
レベル電圧を印加し、コモンＯ端子（７）にＨレベル“
醒比會印加し電流を測定する。In addition, for example, when testing the output 'rr (51, +61), the reference clock is stopped when state 2 is reached, and state 2 is maintained, that is, the output Tr (51, +61) is tested.
, when isl is in the OFF state, the first reference voltage Vl (14) is set to L.
Apply a level voltage to the common O terminal (7) and
Apply the current and measure the current.
ここてに、コモン０端子（７）関係についてのみ述べた
が、コモン１端子（＋５１ 、コモン２端子（１６）に
ついても同様である。Although only the relationship between the common 0 terminal (7) has been described here, the same applies to the common 1 terminal (+51) and the common 2 terminal (16).
従来の液晶駆動回路は以上のように構成されていたので
、リーク電流テスＩ−’に行う際命令により駆動回路全
動作させ、出力ＴｒがＯＦＦになった状態で、状態全保
持したまま測定することが必娶で、その念め、テストプ
ログラム作成が困難であり、またテスト時間も長くなる
という問題があった。Conventional liquid crystal drive circuits are configured as described above, so when performing the leakage current test I-', the drive circuit is fully operated by a command, and the output Tr is turned OFF, and the measurement is performed while maintaining the entire state. Therefore, there were problems in that it was difficult to create a test program and the test took a long time.
この発明は上記のような開明を解消するためになされた
もので、リーク電流テストのプログラム作成が簡単で、
捷たテスト時間も短くなる液晶駆動装置を得ることを目
的とする。This invention was made to solve the above-mentioned problems, and it is easy to create a leak current test program.
It is an object of the present invention to obtain a liquid crystal drive device in which the test time required for testing is shortened.
この発明に係る液晶駆動装置は出力Ｔｒを制御回路の動
作と関係なく ＯＦＦできる回路を備えたものである。The liquid crystal driving device according to the present invention includes a circuit that can turn off the output transistor regardless of the operation of the control circuit.
この発明における液晶駆動装置は制御回路の動作とＷ４
係なく出力Ｔｒ ｆ ＯＦＦできる回路を備えたので、
リーク電流のテストプログラム作成が簡単になりテスト
時間も蝮くなる。The liquid crystal driving device in this invention is characterized by the operation of the control circuit and W4.
Since it is equipped with a circuit that can turn off the output Tr f regardless of
It becomes easier to create a leakage current test program and the test time is reduced.
以下、この発明の一実施例を図について説明する。従来
の場合と同様に、ここでは例えばコモン信号発生回路Ｖ
Ｃ１）いて述べる。An embodiment of the present invention will be described below with reference to the drawings. As in the conventional case, here, for example, the common signal generation circuit V
C1)
第１図において、ｉｌｌはコモン信号制御回路、（２）
はコモン０侶号ドライバ回路、＋３１ 、 ＋４１ 、
＋５１ 、 ＋６１はコモン０端子（７）の出力Ｔｒ
、 ｉ８） 、 １９１ 、（１０１、（ＩＩ）ｌ’
ｆｆ制御個号Ａ、Ｂ、Ｃ，Ｄであり、（１２＋ 、 （
１３１、（ｎ）にコモン係号の基準゛電圧ｖ３． ｖ２
． Ｖｌであり、（１５） 、 Ｑ６） ｉコモン１信
号ドライバ回路及びコモン２信号ドライバ回路であり、
これらはｍＪ記従来のものの構成と同じである。（ｌ乃
にコモン信号制御回路＋Ｉ＋の動作に関係なく、全出力
ＴｒをＯＦＦにする回路であり、この発明のポイントで
ある。In FIG. 1, ill is a common signal control circuit, (2)
is the common 0 driver circuit, +31, +41,
+51 and +61 are the output Tr of the common 0 terminal (7)
, i8) , 191 , (101, (II)l'
ff control numbers A, B, C, D, (12+, (
131, (n) is the reference voltage v3 of the common coefficient. v2
．． Vl, (15), Q6) i common 1 signal driver circuit and common 2 signal driver circuit,
These are the same as the structure of the conventional one in mJ. (It is a circuit that turns off all output transistors regardless of the operation of the common signal control circuit +I+, which is the key point of this invention.
次に構成について述べる。Ｑ８）Ｈ出力が出力Ｔｒ（３
）Ｋ接続され、入力の１つがコモン制御信号Ａ＋８に接
続され、残りの入力がテスト信号（’６＋に接続された
ＯＲ回路であり、（１匂は出力が出力Ｔｒ（４）に接続
され、入力の１つがコモン制御信号Ｂ（９）に接続され
、残りの入力がテス）４８号い）に接続されたＯＲ回路
であり、（２０）は出力が出力Ｔｒ （５）に接続さね
、入力の１つがコモン制御信号Ｃ（＋０１に接続され、
残りの入力がインバータ（２２） ’ｉ介してテスト信
号（ム）に接続されたＡＮＤ回路であり、Ｈは出力が出
力Ｔｒ６）に接続され、人力の１つがコモン制御信号Ｄ
（１１に接続され、残りの入力がインバータ（２力を介
してテスト信号（２３）に接続されたＡＮＤ回路である
。Next, we will discuss the configuration. Q8) H output is output Tr (3
) K is connected, one of the inputs is connected to the common control signal A+8, the remaining inputs are an OR circuit connected to the test signal ('6+), and the output of (1 is connected to the output Tr(4), It is an OR circuit in which one of the inputs is connected to the common control signal B (9), the remaining inputs are connected to the test (No. 48), and the output of (20) is connected to the output Tr (5). One of the inputs is connected to the common control signal C (+01,
The remaining input is an AND circuit connected to the test signal (MU) through the inverter (22)'i, the output of H is connected to the output Tr6), and one of the inputs is connected to the common control signal D.
(11) and the remaining input is an AND circuit connected to the test signal (23) via the inverter (2 outputs).
このように構成された液晶駆動回路について、以下にリ
ーク電流テスト方法全説明する。A leakage current test method for the liquid crystal drive circuit configured as described above will be fully explained below.
例えばｃｐｕからの命令によりテスト信号ｆｆ Ｈとす
ると、コモン信号制御回路ｔｌ＋の動作にかかわらすＯ
Ｒ回路（１８） 、 （＋９）はＪ（レベルを出力し、
ＡＮＤ回路（２０＋ 、 ｔ２＋） Ｕ Ｌレベルを出
力するので、出力Ｔｒ ［３） 。For example, if the test signal ffH is set by a command from the CPU, the O
R circuits (18) and (+9) output J (level,
AND circuit (20+, t2+) outputs UL level, so output Tr [3].
＋４１ 、 ＋６１ 、 （６１は全てＯＦＦとなりリ
ーク電流テスト可能な状態となる。テスト信号（２３）
ｆ Ｌとすると回路動作は従来と同じであるので、通
常の動作は問題ない。+41, +61, (all 61 are OFF and the leak current test is possible. Test signal (23)
If f L, the circuit operation is the same as the conventional one, so there is no problem in normal operation.
テス＋” （＝号の出力手段は図示していないが、レジ
スタの一部に削りあてても、ＣＰＵからの命令で発生さ
せてもよい。ＩＳお、上記実施例でにコモン信号関係に
ついて述べた。が、液晶駆動回路の他の端子についても
可能なことは本実施例から容易に想到できる。Although the means for outputting the "test+" (= sign is not shown in the figure, it may be generated by cutting it into a part of the register or by a command from the CPU.) However, it is easy to imagine from this embodiment that other terminals of the liquid crystal drive circuit can also be used.
以上のようにこの発明によれば、液晶駆動回路に出力Ｔ
ｒを強制的にＯＦＦにする手段を備えたので、リーク４
ｆ ｉＭのテストブロクラムが簡単にでき、４た、テス
ト時間が短くなる効果がある。As described above, according to the present invention, the output T is applied to the liquid crystal drive circuit.
Since we have a means to forcibly turn off r, leak 4
It is easy to create a f iM test block, and has the effect of shortening test time.
第１図にこの発明の一実施例におけるコモン信号発生回
路、第２図は従来のコモン信号発生回路、第３図は従来
のコモン信号発生回路の動作を説明する波形図である。
＋Ｉ＋・・・コモン信号制御回路、（２１・・・コモン
０信号ドライバ回路、（３１、＋４１ 、 ＋５１ 、
［６１、、、コモンＯ出カＴｒ。
（７）・・・コモンＯ端子、ｉ８） 、 ＋９１ 、
＋ｌｏｔ 、 （Ｉｌ＋・・・制御信号Ａ。
Ｂ 、 Ｃ、Ｄ 、 （＋２’ｌ 、 Ｑ３） 、 Ｑ
４）−・・基準電圧Ｖ３． Ｖ２． Ｖｌ、（１５＋・
・・コモン１信号ドライバ回路、Ｑ６）・・・コモン２
＠号ドライバ回路、（Ｉη・・・全出力Ｔｒ ｅ ＯＦ
Ｆ Ｋｆる回路、Ｑ８）、Ｑ９） ・＝ ＯＲ回路、Ｉ
２！ｏ）、 （２＋）−Ａ Ｎ Ｄ回路、（２２・・・
インバータ、（２３１・・・テスト信号。
なお、図中、同一符号は同一、捷たげ相当部分をボす。FIG. 1 shows a common signal generating circuit according to an embodiment of the present invention, FIG. 2 shows a conventional common signal generating circuit, and FIG. 3 shows a waveform diagram illustrating the operation of the conventional common signal generating circuit. +I+...Common signal control circuit, (21...Common 0 signal driver circuit, (31, +41, +51,
[61, Common O output Tr. (7)...Common O terminal, i8), +91,
+lot, (Il+...control signal A. B, C, D, (+2'l, Q3), Q
4)--Reference voltage V3. V2. Vl, (15+・
...Common 1 signal driver circuit, Q6)...Common 2
@driver circuit, (Iη...Full output Tre OF
F Kfru circuit, Q8), Q9) ・= OR circuit, I
2! o), (2+)-A N D circuit, (22...
Inverter, (231... test signal. In the figure, the same reference numerals are the same and the parts corresponding to the distortion are omitted.
Claims (1)
アナログスイッチを制御する制御手段とからなる液晶駆
動回路において、テスト用信号を発生させる発生手段と
、前記テスト用信号の状態により、前記アナログスイッ
チを前記制御手段の動作に関係なくＯＦＦ状態にする手
段を備えたことを特徴とする液晶駆動回路。In a liquid crystal drive circuit consisting of an analog switch connected to a liquid crystal drive terminal and a control means for controlling the analog switch, a generating means for generating a test signal and a control means for controlling the analog switch according to the state of the test signal are provided. A liquid crystal drive circuit characterized by comprising means for turning off the control means regardless of the operation of the control means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25972588A JPH02106795A (en) | 1988-10-14 | 1988-10-14 | Liquid crystal driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25972588A JPH02106795A (en) | 1988-10-14 | 1988-10-14 | Liquid crystal driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106795A true JPH02106795A (en) | 1990-04-18 |
Family
ID=17338082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25972588A Pending JPH02106795A (en) | 1988-10-14 | 1988-10-14 | Liquid crystal driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106795A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644331A (en) * | 1993-06-21 | 1997-07-01 | Sony Corporation | Flat panel display device and method of inspection of same |
| JP2006098639A (en) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | Electro-optic device and test method thereof |
-
1988
- 1988-10-14 JP JP25972588A patent/JPH02106795A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644331A (en) * | 1993-06-21 | 1997-07-01 | Sony Corporation | Flat panel display device and method of inspection of same |
| JP2006098639A (en) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | Electro-optic device and test method thereof |
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