JPH02104190A - Storage device - Google Patents
Storage deviceInfo
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- JPH02104190A JPH02104190A JP63257557A JP25755788A JPH02104190A JP H02104190 A JPH02104190 A JP H02104190A JP 63257557 A JP63257557 A JP 63257557A JP 25755788 A JP25755788 A JP 25755788A JP H02104190 A JPH02104190 A JP H02104190A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アドレス信号とデコーダの間にアドレス変換
回路を設けた記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a memory device in which an address conversion circuit is provided between an address signal and a decoder.
従来の技術
従来、映像用記憶装置は、記憶部分の行アドレスと映像
信号の水平走査線を対応させている。2. Description of the Related Art Conventionally, in a video storage device, a row address of a storage portion corresponds to a horizontal scanning line of a video signal.
以下に従来の映像用記憶装置の基本仕様について説明す
る。The basic specifications of a conventional video storage device will be explained below.
一般に、映像信号は色副搬送波周波数（以下ｆｓｃと記
す）の４倍のクロックでアナログ・ディジタル変換（以
下Ａ−Ｄ変換と記す）される。In general, a video signal is subjected to analog-to-digital conversion (hereinafter referred to as AD conversion) using a clock that is four times as high as the color subcarrier frequency (hereinafter referred to as fsc).
第４図は、映像信号の送信方法の１つであるＮＴＳＣ方
式用の映像用記憶装置の仕様を示すブロック図である。FIG. 4 is a block diagram showing the specifications of a video storage device for the NTSC system, which is one of the video signal transmission methods.
ＮＴＳＣ方式のｊｓｃは約３．５８ＭＨｚであり、４倍
の周波数のクロック４ｆｓｃでＡ−Ｄ変換した場合、１
水平走査線当たりの標本点数は９１０個になる。また１
フイールドは２６２．５本の水平走査線で構成される。The jsc of the NTSC system is approximately 3.58 MHz, and when A-D conversion is performed using a clock frequency of 4 times the frequency of 4 fsc, 1
The number of sample points per horizontal scanning line is 910. Also 1
The field consists of 262.5 horizontal scanning lines.
３１はデータ発生回路、３２は行アドレス発生回路、３
３は列アドレス発生回路、３４は水平走査線を指定する
２６３個の列デコーダ、３５は１水平走査線当たりの標
本点数９１０個の列デコーダ、３６は行デコーダ３４と
列デコーダ３５によって決定される記憶部分である。31 is a data generation circuit, 32 is a row address generation circuit, 3
3 is a column address generation circuit, 34 is a 263 column decoder that specifies a horizontal scanning line, 35 is a column decoder with 910 sample points per horizontal scanning line, and 36 is determined by a row decoder 34 and a column decoder 35. This is the memory part.
以上のように構成された第４図のＮＴＳＣ方式用の映像
記憶装置について、以下その基本動作を説明する。The basic operation of the video storage device for the NTSC system shown in FIG. 4 constructed as described above will be explained below.
まず、データ発生回路３１から発生した１水平走査線分
の標本点数９１０個のデータが、行アドレス発生回路３
２から発生した行アドレスに対応する記憶部分３６の行
に記憶される。次に、別の１水平走査線の９１０個のデ
ータは、別の行アドレスに対応する記憶部分３６の行に
記憶される。First, data of 910 sample points for one horizontal scanning line generated from the data generation circuit 31 is transferred to the row address generation circuit 31.
The data is stored in the row of the storage portion 36 corresponding to the row address generated from 2. The 910 pieces of data for another horizontal scan line are then stored in a row of storage portion 36 corresponding to another row address.
読み出しの場合も同様に、行アドレス発生回路３２から
発生された行アドレスに対応する記憶部分３６から１水
平走査線分のデータ９１０個を読み出す。Similarly, in the case of reading, 910 pieces of data for one horizontal scanning line are read out from the storage portion 36 corresponding to the row address generated by the row address generation circuit 32.
第５図は、他の映像信号の送信方法であるＰＡＬ方式用
の映像用記憶装置の仕様を示すブロック図である。ＰＡ
Ｌ方式のｆｓｃは約４．４３ＭＨｚであり、４倍の周波
数のクロック４ｆｓｃでＡ−Ｄ変換した場合、１水平走
査線当たりの標本点数は１１３４個になる。また１フイ
ールドは３１２．５本の水平走査線で構成される。４１
はデータ発生回路、４２は行アドレス発生回路、４３は
列アドレス発生回路、４４は水平走査線を指定する３１
３個の行デコーダ、４５は１水平走査線当たりの標本点
数１１３４個の列デコーダ、４６は行デコーダ４４と列
デコーダ４５によって決定される記憶部分である。FIG. 5 is a block diagram showing the specifications of a video storage device for the PAL system, which is another video signal transmission method. P.A.
The fsc of the L method is approximately 4.43 MHz, and when A-D conversion is performed using a clock 4 fsc having a frequency four times higher, the number of sample points per horizontal scanning line is 1134. Further, one field is composed of 312.5 horizontal scanning lines. 41
is a data generation circuit, 42 is a row address generation circuit, 43 is a column address generation circuit, and 44 is 31 that specifies a horizontal scanning line.
There are three row decoders, 45 a column decoder with 1134 sample points per horizontal scanning line, and 46 a storage portion determined by the row decoder 44 and column decoder 45.
第５図のＰＡＬ方式用の映像用記憶装置の基本動作もＮ
ＴＳＣ方式の基本動作に同様に１水平走査線分の標本点
数１１３４個のデータが、１つの行に記憶され、そして
読み出される。The basic operation of the PAL video storage device shown in Figure 5 is also N.
Similarly to the basic operation of the TSC method, data of 1134 sample points for one horizontal scanning line is stored in one row and then read out.
発明が解決しようとする課題
しかしながら、上記の従来の構成では、記憶部分の１つ
の行へ１水平走査線分のデータを記憶するように行デコ
ーダの数を設定しているため、１水平走査線分のデータ
数が異れば、そのデータ数に応じた列デコーダを設えた
映像用記憶装置を作らなければならないことになり、開
発時間がかかるという問題点があった。Problems to be Solved by the Invention However, in the conventional configuration described above, the number of row decoders is set so that one horizontal scanning line worth of data is stored in one row of the storage section. If the number of pieces of data differs, it becomes necessary to create a video storage device equipped with a column decoder corresponding to the number of pieces of data, which poses a problem in that development time is required.
本発明は、上記従来の問題点を解決するもので、短期間
に、行アドレスの数指定によって１水平走査線分のデー
タを記憶したり読み出したりし、かつ記憶部分を有効に
使用する汎用性の高い映像用記憶装置を提供することを
目的とする。The present invention solves the above-mentioned conventional problems, and has the versatility to store and read data for one horizontal scanning line by specifying the number of row addresses in a short period of time, and to use the storage part effectively. The purpose of the present invention is to provide a video storage device with high performance.
課題を解決するための手段
この目的を達成するために本発明の映像用記憶装置は行
アドレス信号、列アドレス信号と、行デコーダ、列デコ
ーダの間にアドレス変換回路を設けた構成を有している
。Means for Solving the Problems To achieve this object, the video storage device of the present invention has a configuration in which an address conversion circuit is provided between row address signals, column address signals, row decoders, and column decoders. There is.
作用
この構成によれば１水平走査線分のデータ数が異なって
も、アドレス変換回路の定数を変えるだけで、行アドレ
スで１水平走査線分のデータを指定できる。According to this configuration, even if the number of data for one horizontal scanning line is different, the data for one horizontal scanning line can be specified by the row address simply by changing the constant of the address conversion circuit.
実施例
以下本発明の実施例について、図面を参照しながら説明
する。EXAMPLES Hereinafter, examples of the present invention will be described with reference to the drawings.
第１図は本発明の実施例における映像用記憶装置の記憶
部分とデコーダ周辺部を示すブロック図である。FIG. 1 is a block diagram showing a storage part of a video storage device and a decoder peripheral part in an embodiment of the present invention.
第１図において、１１はデータ発生回路、１２は行アド
レス発生回路、１３は列アドレス発生回路、１４は２−
個の行デコーダ、１５は２１個の列デコーダ、１６は（
２…Ｘ２”）の記憶部分、１７は行アドレスと列アドレ
スを（ｍ＋ｎ）ビットの信号に変換するアドレス変換回
路である。In FIG. 1, 11 is a data generation circuit, 12 is a row address generation circuit, 13 is a column address generation circuit, and 14 is a 2-
15 row decoders, 15 21 column decoders, 16 (
2...
第２図は、第１図に示すアドレス変換回路１７の詳細を
示すブロック図である。第２図において、２１は高電位
端子、２２は低電位端子、２３はプルアップ回路、２４
はフユーズ、２５はインバータ、２６は乗算器、２７は
加算器である。FIG. 2 is a block diagram showing details of the address conversion circuit 17 shown in FIG. 1. In FIG. 2, 21 is a high potential terminal, 22 is a low potential terminal, 23 is a pull-up circuit, and 24
25 is an inverter, 26 is a multiplier, and 27 is an adder.
第３図イは入力される映像信号の状態図、第３図口はア
ドレス変換回路１７の出力状態図、第３図ハは記憶部分
に書き込まれた信号の状態図を示す。FIG. 3A shows a state diagram of an input video signal, FIG. 3 shows an output state diagram of the address conversion circuit 17, and FIG.
以上のように構成された本実施例の映像用記憶装置につ
いて以下その動作を説明する。The operation of the video storage device of this embodiment configured as described above will be described below.
まず、第２図に示す乗算器２６に入力されるＡの値が、
第３図イに示す映像信号の列アドレスの数Ｘに等しくな
るようにフユーズ２４を切断する。フユーズ２４を切断
すればＡＯ〜Ａ、−１の値は、プルアップ回路２３によ
り高電位端子２１の電位ＶＨがインバータ２５で反転さ
れそれぞれ０（ＶＬ）となり、切断しなければ低電位端
子２２の電位Ｖｔがインバータ２５で反転され１（ＶＨ
）となる。次に行アドレス発生回路１２からはｂの行ア
ドレスが発生し、列アドレス発生回路１３からはａの列
アドレスが発生し、第３図イのＤ点のデータが送られる
と、乗算器２６のＹには行アドレスの値ｂ、加算器２７
のＺには列アドレスの値ａが入る。そして、乗算器２６
と加算器２７によって、Ｘ−ｂ＋ａの演算がされ、第３
図イのデータは第３図口のデータに並び変わる。そして
、ｘ−ｂ＋ａの下位ｎビットを２ｎの列デコーダ１５へ
、上位ｍビットを２−の行アドレス１４へ送ると、第３
図口のデータは、２０個ずつのグループに分けられて、
第３図ハのデータになり、２ｎ×２１１の記憶部分１６
に書き込まれる。また、読み出しの場合も同様である。First, the value of A input to the multiplier 26 shown in FIG.
The fuse 24 is cut so that the number is equal to the number of column addresses X of the video signal shown in FIG. 3A. If the fuse 24 is disconnected, the potential VH of the high potential terminal 21 is inverted by the pull-up circuit 23 and the inverter 25 becomes 0 (VL), and if the fuse 24 is not disconnected, the values of AO to A and -1 become 0 (VL). The potential Vt is inverted by the inverter 25 and becomes 1 (VH
). Next, the row address generation circuit 12 generates the row address b, the column address generation circuit 13 generates the column address a, and when the data at point D in FIG. Y is the row address value b, adder 27
The column address value a is entered in Z. And multiplier 26
and the adder 27 calculates X-b+a, and the third
The data in Figure A is rearranged with the data in Figure 3. Then, when the lower n bits of x-b+a are sent to the 2n column decoder 15 and the upper m bits are sent to the 2- row address 14, the third
The drawing data is divided into groups of 20,
The data becomes as shown in Fig. 3 C, and the storage area 16 is 2n x 211.
will be written to. The same applies to the case of reading.
以上のように本実施例によれば、行アドレス発生回路１
１から発生する行アドレス、および列アドレス発生回路
１２から発生する列アドレスと、２−の行デコーダ１４
および２ｎの列デコーダ１５との間にアドレス変換回路
１７を設けることにより、データ発生回路１１から発生
するデータの列アドレス数が変化しても、アドレス変換
回路１７の中の乗算器２６に入力されるＡの値を、フユ
ーズ２４を切断するか、しないかによって、データの列
アドレス数に設定すれば、行アドレスで水平走査線を指
定できる。また、データ第３図イを第３図ハのように、
詰めて記憶部分１６に書き込むため、２ｎ×２１Ｉの記
憶部分１６を有効に使うことができる。As described above, according to this embodiment, the row address generation circuit 1
The row address generated from 1, the column address generated from the column address generation circuit 12, and the row decoder 14 of 2-
By providing the address conversion circuit 17 between the column decoder 15 and the 2n column decoder 15, even if the number of column addresses of data generated from the data generation circuit 11 changes, the address conversion circuit 17 is input to the multiplier 26 in the address conversion circuit 17. By setting the value of A to the number of column addresses of data depending on whether the fuse 24 is cut or not, horizontal scanning lines can be specified by row addresses. Also, change the data (A) in Figure 3 to Figure 3 (C),
Since the data is written in the storage portion 16 in a packed manner, the storage portion 16 of 2n×21I can be used effectively.
また、本実施例では、乗算器２６に入力されるＡの値を
フユーズ２４によって設定したが、これは外部端子を設
は外部入力によって設定してもよい。この場合は、デー
タの列アドレスと行アドレスが、どのような組み合わせ
に変化しても、すぐに対応することができる。Further, in this embodiment, the value of A input to the multiplier 26 is set by the fuse 24, but it may be set by an external terminal or an external input. In this case, any combination of column and row addresses of data can be handled immediately.
発明の効果
本発明は、行アドレス発生回路から発生する行アドレス
、および列アドレス発生回路から発生する列アドレスと
、行デコーダおよび列デコーダとの間に、アドレス変換
回路を設けたことにより、アドレス変換回路の定数をデ
ータの列アドレス数に設定するだけで、行アドレスによ
り、水平走査線を指定できるため、データのアドレス構
成が変っても短期間で記憶装置を開発することができる
。また、記憶部分を有効に使うことができる。Effects of the Invention The present invention provides an address conversion circuit between a row address generated from a row address generation circuit and a column address generated from a column address generation circuit, and a row decoder and a column decoder. By simply setting the circuit constant to the number of data column addresses, the horizontal scanning line can be specified using the row address, so even if the data address configuration changes, a storage device can be developed in a short period of time. Moreover, the memory part can be used effectively.
第１図は本発明の実施例における映像用記憶装置の記憶
部分とデコーダ周辺部を示すブロック図、第２図は本発
明のアドレス変換回路図、第３図イは１水平走査線当た
りのデータ数がＸ、１フイールドの水平走査線数がＹの
映像信号の状態図、第３図口は第３図イの信号が本発明
のアドレス変換回路によって変換された出力状態図、第
３図ハは第３図口のデータが記憶部分に書き込まれた信
号の状態図、第４図は従来のＮＴＳＣ方式用の映像用記
憶装置の記憶部分とデコーダ周辺部を示すブロック図、
第５図は従来のＰＡＬ方式用の映像用記憶装置の記憶部
分とデコーダ周辺部を示すブロック図である。
１１・・・・・・データ発生回路、１２・・・・・・行
アドレス発生回路、１３・・・・・・列アドレス発生回
路、１４・・・・・・２”の行デコーダ、１５・・・・
・・２ｎの列デコーダ、１６・・・・・・２ｎ×２−の
記憶部分、１７・・・・・・アドレス変換回路、２１・
・・・・・低電位端子、２２・・・・・・高電位端子、
２３・・・・・・プルアップ回路、２４・・・・・・フ
ユーズ、２５・・・・・・インバータ、２６・・・・・
・乗算器、２７・・・・・・加算器、３１・・・・・・
データ発生回路、３２・・・・・・行アドレス発生回路
、３３・・・・・・列アドレス発生回路、３４・・・・
・・２６３の行デコーダ、３５・・目・・９１０の列デ
コーダ、３６・・・・・・９１０Ｘ２６３の記憶部分、
４１・・・・・・データ発生回路、４２・・・・・・行
アドレス発生回路、４３・・・・・・列アドレス発生回
路、４４・・・・・・３１３の行デコーダ、４５・・・
・・・１１３４の列デコーダ、４６・・・・・・１１３
４Ｘ３１３の記憶部分。
代理人の氏名 弁理士 粟野重孝 はが１名第３図
（イ〕FIG. 1 is a block diagram showing the storage part and decoder peripheral part of a video storage device in an embodiment of the present invention, FIG. 2 is an address conversion circuit diagram of the present invention, and FIG. 3A shows data per horizontal scanning line. Figure 3 is a state diagram of a video signal in which the number of horizontal scanning lines is X and the number of horizontal scanning lines in one field is Y. 3 is a state diagram of a signal in which the data at the beginning is written in the storage section, and FIG. 4 is a block diagram showing the storage section and decoder peripheral section of a conventional video storage device for the NTSC system.
FIG. 5 is a block diagram showing a storage section and a decoder peripheral section of a conventional PAL video storage device. 11... Data generation circuit, 12... Row address generation circuit, 13... Column address generation circuit, 14... 2" row decoder, 15. ...
...2n column decoder, 16...2n x 2- storage section, 17... address conversion circuit, 21.
...Low potential terminal, 22...High potential terminal,
23...Pull-up circuit, 24...Fuse, 25...Inverter, 26...
- Multiplier, 27... Adder, 31...
Data generation circuit, 32... Row address generation circuit, 33... Column address generation circuit, 34...
...263 row decoder, 35th...910 column decoder, 36...910×263 storage part,
41... Data generation circuit, 42... Row address generation circuit, 43... Column address generation circuit, 44... Row decoder of 313, 45...・
...1134 column decoder, 46...113
Memory part of 4X313. Name of agent: Patent attorney Shigetaka Awano (1 person) Figure 3 (a)
Claims (1)
ス発生回路から発生する列アドレスと、記憶部分のアド
レスを決める行デコーダ、列デコーダとの間に、アドレ
ス変換回路を設け、前記アドレス変換回路に前記列アド
レスの最大数を設定し、前記行アドレスと前記列アドレ
スで前記行アドレスと前記列アドレスに対応するデータ
発生回路から発生し、前記記憶部分に入力されたデータ
を指定することを特徴とする記憶装置。An address conversion circuit is provided between the row address generated from the row address generation circuit, the column address generated from the column address generation circuit, and the row decoder and column decoder that determine the address of the storage section, and the address conversion circuit A memory characterized in that a maximum number of addresses is set, and the row address and the column address specify data generated from a data generation circuit corresponding to the row address and the column address and input to the storage section. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257557A JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257557A JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104190A true JPH02104190A (en) | 1990-04-17 |
| JP2548335B2 JP2548335B2 (en) | 1996-10-30 |
Family
ID=17307937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257557A Expired - Lifetime JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548335B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282191A (en) * | 1991-10-17 | 1993-10-29 | Samsung Electron Co Ltd | Video field memory device for multiple system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194081A (en) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | Image memory device |
-
1988
- 1988-10-13 JP JP63257557A patent/JP2548335B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194081A (en) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | Image memory device |
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|---|---|---|---|---|
| JPH05282191A (en) * | 1991-10-17 | 1993-10-29 | Samsung Electron Co Ltd | Video field memory device for multiple system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548335B2 (en) | 1996-10-30 |
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