JP2548335B2 - Storage device - Google Patents
Storage deviceInfo
- Publication number
- JP2548335B2 JP2548335B2 JP63257557A JP25755788A JP2548335B2 JP 2548335 B2 JP2548335 B2 JP 2548335B2 JP 63257557 A JP63257557 A JP 63257557A JP 25755788 A JP25755788 A JP 25755788A JP 2548335 B2 JP2548335 B2 JP 2548335B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- row
- column
- data
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アドレス信号とデコーダの間にアドレス変
換回路を設けた記憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device having an address conversion circuit provided between an address signal and a decoder.
従来の技術 従来、映像用記憶装置は、記憶部分の行アドレスと映
像信号の水平走査線を対応させている。2. Description of the Related Art Conventionally, a video storage device associates a row address of a storage portion with a horizontal scanning line of a video signal.
以下に従来の映像用記憶装置の基本仕様について説明
する。The basic specifications of the conventional video storage device will be described below.
一般に、映像信号は色副搬送波周波数（以下scと記
す）の４倍のクロックでアナログ・ディジタル変換（以
下Ａ−Ｄ変換と記す）される。Generally, a video signal is subjected to analog-digital conversion (hereinafter referred to as AD conversion) with a clock which is four times as high as a color subcarrier frequency (hereinafter referred to as sc).
第４図は、映像信号の送信方法の１つであるNTSC方式
用の映像用記憶装置の仕様を示すブロック図である。NT
SC方式のscは約3.58MHzであり、４倍の周波数のクロ
ック４scでＡ−Ｄ変換した場合、１水平走査線当たり
の標本点数は910個になる。また１フィールドは262.5本
の水平走査線で構成される。31はデータ発生回路、32は
行アドレス発生回路、33は列アドレス発生回路、34は水
平走査線を指定する263個の列デコーダ、35は１水平走
査当りの標本点数910個の列デコーダ、36は行デコーダ3
4と列デコーダ35によって決定される記憶部分である。FIG. 4 is a block diagram showing the specifications of an NTSC video storage device, which is one of the video signal transmission methods. NT
SC of SC method is about 3.58 MHz, and when A / D conversion is performed with a clock 4sc having a quadruple frequency, the number of sampling points per horizontal scanning line is 910. One field consists of 262.5 horizontal scanning lines. Reference numeral 31 is a data generation circuit, 32 is a row address generation circuit, 33 is a column address generation circuit, 34 is a 263 column decoder for designating a horizontal scanning line, 35 is a column decoder having 910 sampling points per horizontal scanning, 36 Row decoder 3
4 and the storage portion determined by the column decoder 35.
以上のように構成された第４図のNTSC方式用の映像記
憶装置について、以下その基本動作を説明する。The basic operation of the video storage device for the NTSC system of FIG. 4 configured as described above will be described below.
まず、データ発生回路31から発生した１水平走査線分
の標本点数910個のデータが、行アドレス発生回路32か
ら発生した行アドレスに対応する記憶部分36の行に記憶
される。次に、別の１水平走査線の910個のデータは、
別の行アドレスに対応する記憶部分36の行に記憶され
る。読出しの場合も同様に、行アドレス発生回路32から
発生された行アドレスに対応する記憶部分36から１水平
走査線分のデータ910個を読み出す。First, the data of 910 sample points for one horizontal scanning line generated from the data generation circuit 31 is stored in the row of the storage unit 36 corresponding to the row address generated from the row address generation circuit 32. Next, the 910 data of another horizontal scan line is
Stored in the row of storage portion 36 corresponding to another row address. Similarly, in the case of reading, 910 pieces of data corresponding to one horizontal scanning line are read from the storage portion 36 corresponding to the row address generated by the row address generating circuit 32.
第５図は、他の映像信号の送信方法であるPAL方式用
の映像用記憶装置の仕様を示すブロック図である。PAL
方式のscは約4.43MHzであり、４倍の周波数のクロッ
ク４scでＡ−Ｄ変換した場合、１水平走査線当たりの
標本点数は1134個になる。また１フィールドは312.5本
の水平走査線で構成される。41はデータ発生回路、42は
行アドレス発生回路、43は列アドレス発生回路、44は水
平走査線を指定する313個の行デコーダ、45は１水平走
査線当りの標本点数1134個の列デコーダ、46は行デコー
ダ44と列デコーダ45によって決定される記憶部分であ
る。FIG. 5 is a block diagram showing the specifications of a PAL video storage device which is another video signal transmission method. PAL
The sc of the system is about 4.43 MHz, and when A-D conversion is performed with the clock 4sc of 4 times the frequency, the number of sampling points per horizontal scanning line is 1134. One field consists of 312.5 horizontal scanning lines. 41 is a data generation circuit, 42 is a row address generation circuit, 43 is a column address generation circuit, 44 is a 313 row decoder that specifies horizontal scanning lines, 45 is a column decoder with 1134 sample points per horizontal scanning line, Reference numeral 46 is a storage portion determined by the row decoder 44 and the column decoder 45.
第５図のPAL方式用の映像用記憶装置の基本動作にもN
TSC方式の基本動作に同様に１水平走査線分の標本点数1
134個のデータが、１つの行に記憶され、そして読み出
される。N for the basic operation of the video storage device for the PAL system shown in FIG.
Similar to the basic operation of the TSC system, the number of sampling points for one horizontal scanning line is 1
134 pieces of data are stored and read in one row.
発明が解決しようとする課題 しかしながら、上記の従来の構成では、記憶部分の１
つの行へ１水平走査線分のデータを記憶するように行デ
コーダの数を設定しているため、１水平走査線分のデー
タ数が異れば、そのデータ数に応じた列デコーを設えた
映像用記憶装置を作らなければならないことになり、開
発時間がかかるという問題点があった。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the above-described conventional configuration, one of the storage parts is
Since the number of row decoders is set so as to store the data of one horizontal scanning line in one row, if the number of data of one horizontal scanning line is different, a column decoder corresponding to the number of data is provided. There was a problem that it took time to develop because a video storage device had to be created.
本発明は、上記従来の問題点を解決するもので、短時
間に、行アドレスの数指定によって１水平走査線分のデ
ータを記憶したり読み出したりし、かつ記憶部分を有効
に使用する汎用性の高い映像用記録装置を提供すること
を目的とする。The present invention solves the above-mentioned conventional problems and is versatile in that data of one horizontal scanning line can be stored and read out by designating the number of row addresses in a short time and the storage portion can be effectively used. It is an object of the present invention to provide a high-quality video recording device.
課題を解決するための手段 この目的を達成するために、本願発明の映像用記憶装
置は行アドレス信号、列アドレス信号と、行デコーダ、
列デコーダの間に、列アドレスの最大値と行アドレスを
乗算した値に列アドレスを加算して得られる２進数を出
力するアドレス変換回路を備え、前記２進数の下位ｎビ
ットを列デコードに入力し、上位ｍビットを行デコーダ
に入力2n×2mの記憶部分の行および列を指定をする構成
を有している。In order to achieve this object, a video storage device according to the present invention includes a row address signal, a column address signal, a row decoder,
An address conversion circuit that outputs a binary number obtained by adding the column address to a value obtained by multiplying the maximum column address by the row address is provided between the column decoders, and the lower n bits of the binary number are input to the column decoder. The upper m bits are input to the row decoder, and the row and column of the storage portion of 2 n × 2 m are designated.
作用 この構成によれば１水平走査線分のデータ数が異なっ
ても、アドレス変換回路の定数を換えるだけで、行アド
レスで１水平走査線分のデータを指定できる。Operation According to this configuration, even if the number of data for one horizontal scanning line is different, the data for one horizontal scanning line can be specified by the row address only by changing the constant of the address conversion circuit.
実施例 以上本発明の実施例について、図面を参照しながら説
明する。Embodiments Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の実施例における映像用記憶装置の記
憶部分とデコーダ周辺部を示すブロック図である。FIG. 1 is a block diagram showing a storage portion and a decoder peripheral portion of a video storage device according to an embodiment of the present invention.
第１図において、11はデータ発生回路、12は行アドレ
ス発生回路、13は列アドレス発生回路、14は2m個の行デ
コーダ、15は2n個の列デコーダ、16は（2n×2m）の記憶
部分、17は行アドレスと列アドレスを（ｍ＋ｎ）ビット
の信号に変換するアドレス変換回路である。In FIG. 1, 11 is a data generation circuit, 12 is a row address generation circuit, 13 is a column address generation circuit, 14 is 2 m row decoders, 15 is 2 n column decoders, and 16 is (2 n × 2 A memory portion 17 of m ), and 17 is an address conversion circuit for converting a row address and a column address into a (m + n) -bit signal.
第２図は、第１図に示すアドレス変換回路17の詳細を
示すブロック図である。第２図において、21は高電位端
子、22は低電位端子、23はプルアップ回路、24はフュー
ズ、25はインバータ、26は乗算器、27は加算器である。FIG. 2 is a block diagram showing details of the address conversion circuit 17 shown in FIG. In FIG. 2, 21 is a high potential terminal, 22 is a low potential terminal, 23 is a pull-up circuit, 24 is a fuse, 25 is an inverter, 26 is a multiplier, and 27 is an adder.
第３図イは入力される映像信号の状態図、第３図ロは
アドレス変換回路17の出力状態図、第３図ハは記憶部分
に書き込まれた信号の状態図を示す。3A shows a state diagram of the input video signal, FIG. 3B shows an output state diagram of the address conversion circuit 17, and FIG. 3C shows a state diagram of the signal written in the memory portion.
以上のように構成された本実施例の映像用記憶装置に
ついて以下その動作を説明する。The operation of the video storage device of this embodiment configured as described above will be described below.
まず、第２図に示す乗算器26に入力されるＡの値が、
第３図イに示す映像信号の列アドレスの数Ｘに等しくな
るようにフューズ24を切断する。フューズ24を切断すれ
ばA0〜Aq-1の値は、プルアップ回路23により高電位端子
21の電位VHがインバータ25で反転されそれぞれ０（VL）
となり、切断しなければ低電位端子22の電位がVLがイン
バータ25で反転されて１（VH）となる。次に行アドレス
発生回路12からはｂの行アドレスが発生し、列アドレス
発生回路13からはａの列アドレスが発生し、第３図イの
Ｄ点のデータが送られると、乗算器26のＹには行アドレ
スの値ｂ、加算器27のＺには列アドレスの値ａが入る。
そして、乗算器26と加算器27によって、Ｘ・ｂ＋ａの演
算がされ、第３図イのデータは第３図のデータに並び変
わる。そして、Ｘ・ｂ＋ａの下位ｎビットを2nの列デコ
ーダ15へ、上位ｍビットを2mの行アドレス14へ送ると、
第３図ロのデータは、2n個ずつのグループに分けられ
て、第３図ハのデータになり、2n×2mの記憶部分16に書
き込まれる。また、読み出しの場合も同様である。First, the value of A input to the multiplier 26 shown in FIG.
The fuse 24 is cut so as to be equal to the number X of column addresses of the video signal shown in FIG. If the fuse 24 is cut off, the values of A 0 to A q-1 will be high potential terminals by the pull-up circuit 23.
The potential V H of 21 is inverted by the inverter 25 and 0 (V L ) respectively.
, And the potential of the need to cut the low potential terminal 22 is V L, which are inverted 1 (V H) by the inverter 25. Next, when the row address generation circuit 12 generates the row address b, and the column address generation circuit 13 generates the column address a, the data at point D in FIG. The row address value b is entered in Y, and the column address value a is entered in Z of the adder 27.
Then, the multiplier 26 and the adder 27 perform the calculation of X · b + a, and the data of FIG. 3A is rearranged into the data of FIG. Then, when the lower n bits of X · b + a are sent to the 2 n column decoder 15 and the upper m bits are sent to the 2 m row address 14,
Data of the third Zuro is divided into groups of 2 n pieces, become data of the third map segments, it is written into 2 n × 2 m storage portion 16. The same applies to reading.
以上のように本実施例によれば、行アドレス発生回路
11から発生する行アドレス、およびアドレス発生回路12
から発生する列アドレスと、2mの行デコーダ14および2n
の列デコーダ15との間にアドレス変換回路17を設けるこ
とにより、データ発生回路11から発生するデータの列ア
ドレス数が変化しても、アドレス変換回路17の中の乗算
器26に入力されるＡの値を、フューズ24を切断するか、
しないかによって、データの列アドレス数に設定すれ
ば、行アドレスで水平走査線を指定できる。また、デー
タ第３図イを第３図ハのように、詰めて記憶部分16に書
き込むため、2n×2mの記憶部分16を有効に使うことがで
きる。As described above, according to this embodiment, the row address generation circuit
Row address generated from 11 and address generation circuit 12
From the column address and the 2 m row decoders 14 and 2 n
By providing the address conversion circuit 17 between the column decoder 15 and the column decoder 15 of A, even if the number of column addresses of the data generated from the data generation circuit 11 is changed, A is input to the multiplier 26 in the address conversion circuit 17. Value of, blow fuse 24, or
If the number of column addresses of data is set, the horizontal scanning line can be specified by the row address. Further, as shown in FIG. 3C, the data shown in FIG. 3A is packed and written in the storage portion 16, so that the 2 n × 2 m storage portion 16 can be effectively used.
また、本実施例では、乗算器26に入力されるＡの値を
フューズ24によって設定したが、これには外部端子を設
け外部入力によって設定してもよい。この場合は、デー
タの列アドレスと行アドレスが、どのような組み合わせ
に変化しても、すぐに対応することができる。Further, in this embodiment, the value of A input to the multiplier 26 is set by the fuse 24, but it may be set by an external input by providing an external terminal. In this case, it is possible to immediately respond to whatever combination of the column address and the row address of the data changes.
発明の効果 本発明は、行アドレス発生回路から発生する行アドレ
ス、および列アドレス発生回路から発生する列アドレス
と、行デコーダおよび列デコーダとの間に、アドレス変
換回路を設けたことにより、アドレス変換回路の定数を
データの列アドレス数に設定するだけで、行アドレスに
より、水平走査線を指定できるため、データのアドレス
構成が変っても短期間で記憶装置を開発することができ
る。また、記憶部分を有効に使うことができる。EFFECTS OF THE INVENTION The present invention provides address conversion by providing an address conversion circuit between a row address generated from a row address generation circuit and a column address generated from a column address generation circuit, and a row decoder and a column decoder. Since the horizontal scanning line can be designated by the row address only by setting the circuit constant to the number of column addresses of the data, the memory device can be developed in a short period of time even if the address configuration of the data changes. Also, the memory portion can be used effectively.
第１図は本発明の実施例における映像用記憶装置の記憶
部分とデコーダ周辺部を示すブロック図、第２図は本発
明のアドレス変換回路図、第３図イは１水平走査線当た
りのデータ数がＸ、１フィールドの水平走査線数がＹの
映像信号の状態図、第３図ロは第３図イの信号が本発明
のアドレス変換回路によって変換された出力状態図、第
３図ハは第３図ロのデータが記憶部分に書き込まれた信
号の状態図、第４図は従来のNTSC方式用の映像用記憶装
置の記憶部分とデコーダ周辺部を示すブロック図、第５
図は従来のPAL方式用の映像用記憶装置の記憶部分とデ
コーダ周辺部を示すブロック図である。 11……データ発生回路、12……行アドレス発生回路、13
……列アドレス発生回路、14……2mの行デコーダ、15…
…2nの列デコーダ、16……2n×2mの記憶部分、17……ア
ドレス変換回路、21……低電位端子、22……高電位端
子、23……プルアップ回路、24……フューズ、25……イ
ンバータ、26……乗算器、27……加算器、31……データ
発生回路、32……行アドレス発生回路、33……列アドレ
ス発生回路、34……263の行デコーダ、35……910の列デ
コーダ、36……910×263の記憶部分、41……データ発生
回路、42……行アドレス発生回路、43……列アドレス発
生回路、44……313の行デコーダ、45……1134の列デコ
ーダ、46……1134×313の記憶部分。FIG. 1 is a block diagram showing a storage portion and a decoder peripheral portion of a video storage device according to an embodiment of the present invention, FIG. 2 is an address conversion circuit diagram of the present invention, and FIG. 3A is data per horizontal scanning line. 3 is a state diagram of a video signal in which the number of horizontal scanning lines in one field is Y, FIG. 3B is an output state diagram in which the signal of FIG. 3B is converted by the address conversion circuit of the present invention, and FIG. 3 is a state diagram of a signal in which the data shown in FIG. 3B is written in the storage portion, and FIG. 4 is a block diagram showing the storage portion and the decoder peripheral portion of the conventional NTSC video storage device.
FIG. 1 is a block diagram showing a storage part and a decoder peripheral part of a conventional PAL video storage device. 11 …… Data generation circuit, 12 …… Row address generation circuit, 13
...... Column address generation circuit, 14 ... 2 m row decoder, 15 ...
… 2 n column decoder, 16 …… 2 n × 2 m storage part, 17 …… address conversion circuit, 21 …… low potential terminal, 22 …… high potential terminal, 23 …… pull-up circuit, 24 …… Fuse, 25 ... Inverter, 26 ... Multiplier, 27 ... Adder, 31 ... Data generating circuit, 32 ... Row address generating circuit, 33 ... Column address generating circuit, 34 ... 263 row decoder, 35 …… 910 column decoder, 36 …… 910 × 263 storage part, 41 …… data generation circuit, 42 …… row address generation circuit, 43 …… column address generation circuit, 44 …… 313 row decoder, 45 …… 1134 column decoder, 46 …… 1134 × 313 storage part.
Claims (1)
スと列アドレス発生回路から発生する列アドレスを入力
し、列アドレスの最大値と前記行アドレスとを乗算した
値に前記列アドレスを加算して得られる２進数を出力す
るアドレス変換回路を備え、前記２進数の下位ｎビット
（ｎは１以上の整数）を列デコーダに入力し、上位ｍビ
ット（ｍは１以上の整数）を行デコーダに入力し、2
n列、2m行の記憶部分の行および列を指定することを特
徴とする記憶装置。1. A row address generated by a row address generation circuit and a column address generated by a column address generation circuit are input, and the column address is added to a value obtained by multiplying the maximum value of the column address by the row address. An address conversion circuit that outputs the obtained binary number is provided, and the lower n bits (n is an integer of 1 or more) of the binary number are input to the column decoder and the upper m bits (m is an integer of 1 or more) are input to the row decoder. Type 2
A storage device characterized by specifying rows and columns of a storage portion of n columns and 2 m rows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257557A JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257557A JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104190A JPH02104190A (en) | 1990-04-17 |
| JP2548335B2 true JP2548335B2 (en) | 1996-10-30 |
Family
ID=17307937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257557A Expired - Lifetime JP2548335B2 (en) | 1988-10-13 | 1988-10-13 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548335B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008811B1 (en) * | 1991-10-17 | 1994-09-26 | 삼성전자 주식회사 | Video field memory apparatus and processing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194081A (en) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | Image memory device |
-
1988
- 1988-10-13 JP JP63257557A patent/JP2548335B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02104190A (en) | 1990-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0166966B1 (en) | Video display controller | |
| JPH0681304B2 (en) | Method converter | |
| US4858010A (en) | Method of and apparatus for processing video signals | |
| EP0118255A2 (en) | A graphic display unit | |
| JP2575661B2 (en) | Image memory | |
| JP2548335B2 (en) | Storage device | |
| US5392394A (en) | System for generating different kinds of digital video signals | |
| US6249273B1 (en) | Method of and device for displaying characters with a border | |
| JP2988584B2 (en) | Character generator that displays characters with shading on the display screen | |
| JPS5939830B2 (en) | Microcomputer data writing/reading method | |
| JP3646839B2 (en) | Digital oscilloscope | |
| JPH07264395A (en) | Image reducing device | |
| JPS6350706Y2 (en) | ||
| JP2975800B2 (en) | Inclined character generation circuit | |
| JPH0625107Y2 (en) | Video signal generator | |
| JP2694942B2 (en) | Display device | |
| JP2506855B2 (en) | Video signal generation circuit | |
| RU2033703C1 (en) | Device for transformation of analog videosignal to two-level one | |
| JP3702469B2 (en) | Signal processing apparatus and color television camera | |
| JP2982029B2 (en) | Video display device | |
| JP3260769B2 (en) | Image position adjustment circuit | |
| JPH0479421B2 (en) | ||
| JPS6034126B2 (en) | Digital signal function conversion circuit | |
| JPS62202696A (en) | Television signal generator | |
| JPS6210692A (en) | Video signal generation circuit |