JPH02100150A - 記憶アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル処理装置に関し、特に主記憶装置上に
一定間隔に配置された複数要素からなるデータのアクセ
スを行ない、かつ仮想アドレスを実アドレスに変換する
アドレス変換機能を有する記憶アクセス制御装置に関す
る。

（従来の技術） 第４図はこの種の記憶アクセス制御装置の従来例のブロ
ック図である。

仮想アドレスレジスタ２１に仮想アドレスＰＡがセット
され、要素間距離レジスタ２２に要素間距離ＤＡがセッ
ト、される。次に、仮想アドレスレジスタ２１の仮想ペ
ージアドレス部をアドレス変換バッファ２３により実ペ
ージアドレスに変換し、アドレスレジスタ６０２１〜Ｂ
Ｏ２４にセットする。仮想アドレスレジスタ２１のペー
ジ内アドレスＰＡと要素間距離レジスタ２２の要素間距
離ＤＡを基に、アドレス生成部２６はＰＡ＋ｎ−ＤＡ（
ｎ：０〜３）のアドレスを生成し、アドレスレジスタ６
０２１にＰＡ、アドレスレジスタ６０２２にＰＡ十ＤＡ
、アドレスレジスタ６０２３にＰＡ＋２ＤＡ、７ドレス
レジスタ６ｏ２４にＰＡ＋３ＤＡをセットする。クロス
バ２５は、仮想アドレスレジスタ２１と要素間距離レジ
スタ２２の下位数ビット（クロスバ制御アドレス）を入
力とするＩ１１御部２４によってＩｔｌＩ制御され、ア
ドレスレジスタｌ１０２１〜ｌ１０２４にセットされた
実アドレス（実アドレスは実ページアドレスとアドレス
生成部２６により生成されたＰＡ＋ｎ−ＤＡ（ｎ：０〜
３）で示されるページ内アドレスによりなる。）を記憶
部３１のアクセスすべきメモリバンクに接続された記憶
部３１のボート２７〜３０へ送出することによりメモリ
アクセスを行なう。

〔発明が解決しようとする課題〕 上述した従来の記憶アクセス制御装置は、アドレス生成
部により生成したページ内アドレスと共にアドレス変換
バッファにより仮想ページアドレスから変換された実ペ
ージアドレスまでクロスバへ送出していたため、クロス
バに供給される各要素ごとのアドレスが非常に大きくな
り、特に今日のように高集積化により高価になったＬＳ
Ｉの入出力ビンを多量に使用するクロスバにとっては、
ＬＳＩによる集積効果を著しく低下させてしまう欠点が
ある。

〔課題を解決するための手段〕

本発明の記憶アクセス制御装置は、 仮想ページ番号アドレスと該ページ内アドレスで構成さ
れる仮想アドレスに対して、仮想ページ番号アドレスを
実ページ番号アドレスに変換するアドレス変換手段と、 ベージ内アドレスＰＡを基に要素間距離ＤＡによりＰＡ
＋ｎ−ＤＡ　（ｎ　：　０．１．−、ｍ−１）のアドレ
スを独立、かつ同時にｍ個生成するｍ個のアドレス生成
手段と、 該ｍ個のアドレス生成手段に対しそれぞれ異なった前記
ｎの値を供給する供給手段と、アドレス生成手段により
生成された該ｍ個のアドレスの各々に前記アドレス変換
手段によって変換された実ページ番号アドレスを加える
結合手段を有している。

〔作用〕

クロスバ（供給手段）は、複数要素のアドレスを生成す
るために各々のアドレスポートに対して定められたアド
レス生成手段にｎの値を供給するだけであるので、クロ
スバをＬＳＩで構成する場合にＬＳＩの人出力ピン数の
不足から生じるＬＳＩ数の増加を大幅に減らすことがで
きる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の記憶アクセス制御装置の一実施例のブ
ロック図、第２図はアドレス生成部６の詳細図、第３図
は仮想アドレス、実アドレスおよび要素間距離のビット
毎の意味を示す図である。

本実施例は、第１図に示すように、仮想アドレスレジス
タ１と要素間距離レジスタ２とアドレス変換バッファ３
と制御部４とクロスバ５とアドレス生成部６とアドレス
ポート７〜ＩＯとで構成されている。

アドレス生成部６は、第２図に示すように、デコーダ６
００１〜６００４とアンドゲート６００５〜６０１２と
シフタ６０１３〜６０１６とアドレス加算器６０１７〜
６０２０とアドレスレジスタ６０２１〜６０２４とで構
成されている。

仮想アドレスレジスタｌには３０ビツトの仮想アドレス
がセットされ、第３図（ａ）に示すように、このうち、
０〜９ビツト目を仮想ページアドレス、ｌＯ〜２９ビッ
ト目をページ内アドレスと呼び、さらにページ内アドレ
スの２８〜２９ビツト目は、クロスバ制御アドレスと呼
ぶ。アドレス変換バッファ３は仮想アドレスレジスタ１
の仮想ページアドレスを読出しアドレスとし、その仮想
ページに対する実ページを読出し、実ページアドレスと
して出力するアドレス変換バッファである。また、実ア
ドレスは２８ビツトで、第３図（ｂ）に示すように、０
〜７ビツト目を実ページアドレス、８〜２８ビツト目を
ページ内アドレスと呼び、ページ内アドレスは仮想アド
レスのページ内アドレスとビット幅は同じである。要素
間距離レジスタ２は、要素間距離がセットされる。要素
間距離は２８ビツトあり、第３図（ｃ）に示すように、
仮想アドレスのページ内アドレスに対応する８〜２７ビ
ツト目をページ内アドレスと仮定し、要素間距離レジス
タ２にセットされる。また、仮想アドレスのクロスバ制
御アドレスに対応する要素間距離の２６〜２７ビツト目
をクロスバ制御アドレスと呼ぶ。制御部４は、仮想アド
レスレジスタ１から送られる仮想アドレスのクロスバ制
御アドレスと要素間距離レジスタ２から送られる要素間
距離のクロスバ制御アドレスとを基にして、クロスバ５
の制御を行なう。これは、例えば特願昭８１−１２２５
８に示されるようなりロスバ制御方式により行なわれる
。クロスバ５は、アドレス生成部６でＰＡ＋ｎ−ＤＡ（
ｎ：０〜３）のアドレスを生成するために必要なｎの値
をアドレス生成部６の定められたアドレス加算器６０１
７〜６０２０へ供給するためのものであり、ｎの値は０
〜３の定数としてクロスバ５に与えられている。また、
この定数の数はアドレスポート数と等しいものとする。

アドレス生成部６は、クロスバ５から送られたｎの値を
基にＰＡ、ＰＡ＋ＤＡ、ＰＡ＋２ＤＡ、ＰＡ＋３ＤＡの
生成を行なう。デコーダ６００１〜６００４はｎの値か
らイネーブル信号を生成し、それぞれアンドゲート６０
０５〜６０１２へ送出する。シフタ６０１３〜６０１６
は、アンドゲート６００６、６００８．６０１０．８０
１２でゲートされた出力の倍数値を生成する。アドレス
加算器６０１７〜６０２０は、ＰＡ＋ｎ−ＤＡ　（ｎ　
：　０〜３）の生成を行なうためのアドレス加算器であ
る。このアドレス加算器６０１７〜６０２０はそれぞれ
アドレスレジスタ６０２１〜６０２４を介しアドレスボ
ート７〜１０と１対１に接続されている。アドレスレジ
スタ６０２１〜６０２４は、アドレス変換バッファ３か
らの実ページアドレスとアドレス加算器６０１７〜６０
２０で生成されたページ内アドレスＰＡとを結合した実
アドレスを保持するレジスタである。記憶部】ｌは６４
個のメモリバンクにより構成されており、これらのメモ
リバンクは４つあるアドレスポート７〜１０方向ヘアド
レスづけされている。

次に、本実施例の動作を仮想アドレスの仮想ページアド
レスを°１０°、ページ内アドレスを°２°、要素間距
離をｌ°とじた場合について説明する。

メモリアクセスリクエストが発行されると、仮想アドレ
スレジスタ１のθ〜９ビット目に仮想ページアドレス°
ｌＯ°が、１０〜２９ビツト目にページ内アドレス°２
゛がセットされ、要素間距離レジスタ２に要素間距離°
ｌ°がセットされる６次に、仮想アドレスレジスタ１の
仮想ページアドレス部が信号線１０１を介しアドレス変
換バッファ３へ送出され、仮想アドレスレジスタ１のペ
ージ内アドレスは信号線１０２を介してアドレス生成部
６へ送出される。さらに、仮想アドレスレジスタ１の２
８゜２９ビツト目のクロスバ制御アドレスは信号線１０
３を介して制御部４へ送出される。要素間距離レジスタ
２の要素間距離は信号線２０１を介してアドレス生成部
６へ送出され、要素間距離レジスタ２の下位２ビツトの
クロスバ制御アドレスは信号線２０２を介して制御部４
へ送出される。アドレス変換バッファ３は、仮想アドレ
スレジスタ１から信号線１０１を介して供給された仮想
ページアドレス値”ｌＯｏを基にその仮想ページアドレ
スに対応する実ページアドレスを出力する。この例では
、仮想ページアドレス°１０°が実ページアドレス°７
°に変換されるとする。アドレス変換バッファ３で変換
された実ページアドレス°７°は、信号線３０１を介し
てアドレス生成部６へ送出される。制御部４は、仮想ア
ドレスレジスタ１から信号＠１０３を介して供給された
クロスバ制御アドレス（この例ではページ内アドレスと
同じ°２°であるとする）と、要素間距離レジスタ２か
ら信号線２０２を介して得られたクロスバ制御アドレス
（この例では要素間距離と同じ°ｌ°であるとする）に
よりクロスバ５の制御信号を生成し、信号線４０１を介
してクロスバ５へ送出する。この場合、制御部４では、
クロスバ５からアドレス生成部６へ送出される定数は、
信号線５０１からは°２°が、信号線５０２からは°３
°が、信号線５０３からは“０°が、信号線５０４から
は°１°が送出されるように制御信号が生成される。ク
ロスバ５は、制御部４から信号線４０１を介して供給さ
れた制御信号により、アドレス生成部６に信号線５０１
〜５０４を介し定数’２’、　’３°。

”０’、　’ｌ°を送出する。アドレス生成部６は、ク
ロスバ５から信号線５０１〜５０４を介して供給された
定数゛２°、°３°、°０°、°１°と、仮想アドレス
レジスタ１から信号線１０２を介して供給されたページ
内アドレス“２“、そして要素間距離レジスタ２から信
号線２０１を介して供給された要素間距離゛Ｉ”を基に
アドレス生成を行なう。デコーダ６００１は信号ｌ！１
５０１を介して供給された定数°２°により、生成すべ
きアドレスがＰＡ＋２ＤＡ　（ＰＡ　：ベージ内アドレ
ス、ＤＡ＝要素間距ｌｌ１ｉ）であると解読すると、信
号線６１０２にのみイネーブル信号を送出し、アンドゲ
ート６００６により信号線２０１を介して供給された要
素間距離”ｌ’がシフタ６０１３へ送出される。アンド
ゲート６００５は信号ｆｉ６１０１からイネーブル信号
が供給されなかったため信号線２０１を介して供給され
た要素間距離′ｌ”はアンドゲート６００５をゲートで
きず、アドレス加算器６０１７へは供給されない。シフ
タ６０１３は、アンドゲート６００６を介して供給され
た要素間距離゛１′を倍数値′２゛にしてアドレス加算
器６０１７へ供給する。アドレス加算器６０１７は、信
号線１０２を介して供給されたページ内アドレス゛２”
とシフタ６０１３からの要素間距離°２゛を基にして、
ＰＡ＋２ＤＡに対応するアドレス゛４′を生成し、信号
６５１０９を介してアドレスレジスタ６０２１へ送出す
る。デコーダ６００１に対しデコーダ６００２〜６００
４、アンドゲート６００５および６００６に対しアンド
ゲート６００７〜６０１２、シフタ６０１３に対しシフ
タ６０１４〜６０１６、アドレス加算器６０１７に対し
アドレス加算器６０１８〜６０２０はそれぞれ同一機能
を有している。したがって、デコーダ６００２は信号線
５０２を介して供給さ右、た定数°３°を解読し、信号
線６１．０３．６１０４にイネーブル信号を送出し、ア
ンドゲート６００７．６００８か信号線２０１からの要
素間距離゛１゛をゲートし、さらにアンドゲート６００
８からの出力はシフタ６０１４で要素間距離を°２°と
して、それぞれアドレス加算器６０１８へ送出される。

アドレス加算器６０１８は信号線＋０２を介して供給さ
れたベージ内アドレス°２゛と、アンドゲート６００７
から供給された要素間距離”ｌｏおよびシフタ６０１４
から供給された要素間距離゛２°によりＰＡ＋３ＤＡに
対応するアドレス゛５゛を生成し、信号線６１１０を介
しアドレスレジスタ６０２２へ送出する。デコーダ５０
０３は信号線５０３を介して供給された定数゛０°によ
り、信号Ｈ６１０５，［ｉ＋０６のどちらからもイネー
ブル信号が送出されないため、アンドゲート６００９゜
６０１０からは信号線２０１を介して供給される要素間
距離は得られず、したがってシフタ６０１５からも送出
されないため、アドレス加算器６０１９からは信号線１
０２を介して供給されるページ内アドレス°２゜のみと
なり、ＰＡに対応するアドレス°２゛を生成し、信号線
６１１１を介してアドレスレジスタ６０２３に送出する
。デコーダ６００４は信号線５０４を介して供給された
定数゛１゛により信号線６１０７からのみイネーブル信
号を送出し、アンドゲート６０１１から要素間距離°ｌ
″が送出される。信号線６１０８からはイネーブル信号
が送出されないためアンドゲート６０１２およびシフタ
６０１６を介して供給される要素間距離はアドレス加算
器６０２０へは送出されない。アドレス加算器６０２０
は信号線１０２を介して供給されるページ内アドレス°
２°とアンドゲート６０１１から供給される要素間距離
°１′によりＰＡ十〇Ａに対応するアドレス°３゛を生
成し、信号線６１１２を介してアドレスレジスタ６０２
４へ送出する。アドレスレジスタ６０２１はアドレス変
換バッファ３から信号線３０１を介して供給される実ペ
ージアドレス°７′と、アドレス加算器６０１７から信
号線６１０９を介して供給されるページ内アドレス°４
°により、記憶部１１ヘアクセスするための実アドレス
を保持し、アドレスポート７を介して記憶部１１へ送出
し、メモリアクセスを行なう。同様にして、アドレスレ
ジスタ６０２２は信号線３０１からの実ページアドレス
°７゛とアドレス加算器６０１８からのページ内アドレ
ス゛５゛を実アドレスとしてアドレスポート８を介し、
アドレスレジスタ６０２３は信号線３０１からの実ペー
ジアドレス“７°とアドレス加算器６０１９からのペー
ジ内アドレス°２°を実アドレスとしてアドレスポート
９を介し、さらに、アドレスレジスタ６０２４は信号線
３０１からの実ページアドレス°７°とアドレス加算器
６０２０からのページ内アドレス°３゜を実アドレスと
してアドレスポートｌＯを介し、そわぞれ記憶部１１へ
送出されメモリアクセスを行なう。

なお、本実施例においては、同時にアクセスできる要素
は仮想アドレスレジスタ１のページ内アドレスを含むペ
ージ内にある要素のみであり、アドレス生成部６で生成
されたアドレスが別のページのアドレスとなる場合は同
時にアクセスできない。これは上位装置（図示せず）に
よってあらかじめ検出されており、別ページへのアクセ
スについては新たに仮想アドレスレジスタ１にアドレス
をセットしなあしてから行なわれる。また、仮想アドレ
スレジスタ１には各サイクルにおいてアクセスすべき要
素の先頭要素のアドレスがセットされる。

〔発明の効果〕

以上説明したように本発明は、複数要素のアドレスを生
成するために各々のアドレスポートに対して定められた
それぞれのアドレス生成部に対し独立したｎの値をクロ
スバ（供給手段）により分配し、さらにそれぞれのアド
レス生成部によって生成されたアドレスにアドレス変換
バッファ（アドレス変換手段）により変換された実ペー
ジアドレスを結合してメモリアクセスのためのアドレス
を生成することにより一１本来、メモリアクセスのため
に生成したアドレスをアドレスポートに対して分配する
ために必要であフたクロスバがアドレス生成のために必
要なｎの値を分配するクロスバに縮小することができ、
特にＬＳＩを中心とする設計においてクロスバを構成す
る場合にＬＳＩの入出力ビン数の不足から生じるＬＳＩ
数の増加を大幅に減らすことができ、また、クリティカ
ルパスとなりやすいアドレス変換バッファからの出力を
、クロスバを介すことなくアドレスポートへ送出する直
前に挿入することでメモリアクセスに関する性能を大幅
に向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の記憶アクセス制御装置の一実施例を示
すブロック図、第２図はアドレス生成部６の詳細図、第
３図は仮想アドレス、実アドレスおよび要素間距離のビ
ットごとの意味を示す図、第４図は従来例のブロック図
である。 ！・・・仮想アドレスレジスタ、 ２・・・要素間距離レジスタ、 ３・・・アドレス変換バッファ、 ４・・・制御部、 ５・・・クロスバ、 ６・・・アドレス生成部、 ７〜１０−・・アドレスポート、 １１・・・記憶部、 ６００１〜６００４−・・デコーダ、 ６００５〜６０１２−・・アンドゲート、６０１３〜６
０１６・・・シフタ、 ６０１７〜６０２０−・・アドレス加算器、Ｍ１図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置上に一定間隔に配置された複数要素から
   なるデータのアクセスを行ない、かつ仮想アドレスを実
   アドレスに変換するアドレス変換機能を有する記憶アク
   セス制御装置であって、仮想ページ番号アドレスと該ペ
   ージ内アドレスによって構成される仮想アドレスに対し
   、前記仮想ページ番号アドレスを実ページ番号アドレス
   に変換するアドレス変換手段と、 前記ページ内アドレスＰＡを基に要素間距離ＤＡにより
   ＰＡ＋ｎ・ＤＡ（ｎ：０，１，２，…，ｍ−１）のアド
   レスをそれぞれ独立、かつ同時に生成するｍ個のアドレ
   ス生成手段と、 該ｍ個のアドレス生成手段に対し、それぞれ異なった前
   記ｎの値を供給する供給手段と、前記アドレス生成手段
   により生成された該ｍ個のアドレスの各々に前記アドレ
   ス変換手段によって変換された実ページ番号アドレスを
   結合する結合手段を有する記憶アクセス制御装置。