JPH0197988A - グラフィックス・ディスプレイ・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来のデイスプレィ・コントローラは複数のフレーム・
バッファに直線発生器（ベクター・ジェネレータあるい
はＤＤＡとも呼ぶ）やビットマツプ・コントローラが、
システム・プロセッサから送られるベクターやピクセル
・データを、フレーム・バッファに両像データとして書
き込むために用意されている。これらは、今日まで描画
コントーラとして１組の回路で構成されている。今日の
ように高速表示が進む状況では、直線発生器やフレーム
・バッファの回路自体の高速化のみにその解決を求める
には、ハードウェア・コストの上昇が大きく実用的では
ない。

本発明は、直線発生器やビットマツプ・コントローラな
どのＬＳＩ化に伴い、これらをＬＳＩ化して複数組用意
すると同時に、フレーム・バッファを任意の枚数（通常
これをプレーンと呼ぶ）でグループ化し、このグループ
化されたプレーンに前記のＬＳＩをそれぞれ対応して、
インターフェイスすることによって、並列描画処理を行
なうことを特徴とする。

第１図に本発明の構成を示す。

第１図において、１〜４は直線発生器およびビットマツ
プ回路を示し１通常これらはそれぞれＬＳＩ化されてい
る。５はスイッチング回路で、セレクター回路を構成し
ている０例えば、フレーム・バッファ６〜９が合計２４
プレーン用意されている場合、すべてのフレーム・バッ
ファを１組のバッファとして利用したければ、２３４色
のカラー表示が可能である。この場合、直線発生器は番
号１の１組で１分割されたすべてのフレーム・バッファ
６〜９に対して同時にインターフェイスされる。

一方、ｌｌ！１１に示すようにフレーム・バッファを６
〜９に分割し、これらを直線発生器１〜４でインターフ
ェイスすれば、最も描画時間に影響を与えるフレー・ム
・バッファの書き込みは、それぞれの分割プレーンに対
して独立した書き込みおよび読み出しができるため、Ｖ
Ｍ形表示がセグメントされる構造の場合には完全な並列
処理が可能であり、分割された数だけ描画速度が向上す
る。

本発明では、グループ化されたフレーム・バッファと直
線発生器ＬＳＩとは同一数でなくてもよい、また、どの
直線発生器からも、グループ化された任意のフレーム・
バッファのアクセスが可能であるようにスイッチングを
設定するのは当然である。また、本発明は直線発生器お
よびビットマツプ回路が並列に設けられているが、従来
にみられる同期式のシリアル・パイプライン・プロセス
によるベクター発生構造と異なり、それぞれの発生器は
フレーム・バッファを論理分割しているため、完全に非
同期の書き込み（リード・モディファイ・ライト）が行
なえる。すなわち、この方式は図形が表示上それぞれセ
グメント化された場合に有効であり、プレーン間の図形
の幾何学的関係は排除している。大半のアプリケーショ
ンで定義される図形は、セグメントされている。このた
め。

ベクトルの大きさ（長さ）による演算時差を考える必要
がない。

【図面の簡単な説明】

第１図は、本発明に関するグラフィック・ディスプレイ
・コントローラの図を示す６図中のそれぞれの部数は以
下の通りである。 １〜４．　直線発生器およびビットマツプ−回路５、　
　　スイッチング回路 ６〜９′！　　　フレーム・バッファ

Claims (1)

【特許請求の範囲】
1. 直線発生回路およびビットマップ回路から成る描画プロ
   セッサとフレーム・バッファで構成されるグラフィック
   ・ディスプレイ・コントローラ装置において、書き込み
   タイミングがそれぞれ非同期なフレーム・バッファを、
   少なくとも２組以上で構成する第１の手段と、演算処理
   をそれぞれ独立して行なう少なくとも２組以上の描画プ
   ロセッサを用意する第２の手段と、前記描画プロセッサ
   とフレーム、バッファとの間にスイッチング回路を設け
   、描画プロセッサとフレーム・バッファとの任意の組合
   せから成る並列処理を可能にする、第３のインターフェ
   イス手段から成るグラフィック・ディスプレイ・コント
   ローラ。