JPH0191523A

JPH0191523A - 論理回路

Info

Publication number: JPH0191523A
Application number: JP24816687A
Authority: JP
Inventors: Masao Suzuki; 正雄鈴木; Michihiro Hirata; 平田　道広; Haruhiko Ichino; 市野　晴彦
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-10-02
Filing date: 1987-10-02
Publication date: 1989-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速、低電力にして素子数の少ない論理回路
に関するものである。

〔従来の技術〕

従来、この種の論理回路の基本ゲート（例えばインバー
タ）としては、第８図に示すような単相入力、単相出力
をもつ電流切替回路がある。これはトランジスタＴＩお
よびＴ２のエミッタを共通の定電流源３を介して第１の
電源端子（供給電圧は負の電圧ＶＥＥ）　　４に接続し
、トランジスタＴ２のベースを基準電圧（Ｖ、、ｆ）の
端子５に接続し、トランジスタＴ１のベースを入力信号
■が入力される端子６に接続し、トランジスタＴ１のコ
レクタは第１の負荷抵抗７を介して第２の電源端子（供
給電圧は正の電圧Ｖｃｃ）　８に接続し、トランジスタ
Ｔ２のコレクタは直接筒２の電源端子８に接続し、トラ
ンジスタＴ１のコレクタ出力信号の端子９に現れる電圧
０を出力として取り出すようにしたもので、入力信号の
「１」と「０」に対応してトランジスタＴ１とＴ２との
間で電流の切替動作を行なうものである。

第９図は差動入力（Ｉ、　　Ｉ）、差動出力（０゜５″
）をもつ電流切替回路であり、トランジスタＴ２のベー
スに入力信号Ｉと逆相の入力信号Ｔを入力し、そのベー
スを第２の入力端子１ｏと接続し、そのコレクタを第２
の負荷抵抗１１を介して電源端子８に接続し、トランジ
スタＴ２のコレクタの出力信号の端子１２に現れる電圧
を端子９と逆相の第２の出力でとして取り出すようにし
たものである。第９図の差動入出力の電流切替回路は、
第８図の単相入出力の電流切替回路と同一ノイズマージ
ンで論理電圧振幅を１／２としても動作可能なことから
、速度と消費電力の積を約１／２に改善することができ
る特徴をもつ。

次に、多入力ＮＯＲゲートを単相入出力電流切替回路で
実現するには、第１０図に３人力ＮＯＲの例を示すよう
に、トランジスタＴ３．Ｔ４．Ｔ５を入力信号１１，１
２．１３に対応してコレクタとエミッタを共通にして並
列に接続すればよい。

−ＩＧ的に入力数に対応したトランジスタ数を増加する
だけでよく、ｎ入力であればｎ＋１のトランジスタ数で
実現できる。一方、両相入出力電流切替回路では、第１
１図に３人力ＮＯＲの例を示すように、３組のペアのト
ランジスタＴ６とＴ７、Ｔ８とＴ９、ＴＩＯとＴｌｌを
カスケードに接続して電流切替回路のトリーを構成する
ことにより実現するため、ｎ入力であれば２ｎ個のトラ
ンジスタが必要となる。従って、単相入出力電流切替回
路に比べ、ｎ−１個多くのトランジスタが必要である。

また電流切替回路カスケード接続段数には回路の使用電
源電圧に対応した許容数がある。

この許容数は、電流切替回路が高速動作するための設計
条件によって決まる。例えば電源電圧としてＶＣＣＶＥ
！＝３．５Ｖの場合、許容縦積段数は３段である。この
とき、差動入出力電流切替口で実現可能な論理機能をｆ
　　（ＴＩ、１２．１３）で表すと、ｆは第１１図に例
示したＮＯＨの他、ＯＲ。

ＡＮＤ、ＮＡＮＤ％　ＥＸＣｌｕｓ　１ｖｅ−ＯＲ％Ｅ
ｘｃ　ｌｕｓ　１ｖｅ−ＮＯＲ等の論理機能を意味する
。

〔発明が解決しようとする問題点〕

しかしながら、Ｉｌ、１２．１３はいずれも並列入力が
とれないため、例えば１１がｉｌ＋ｉ２＋ｉ３でｆ　＝
　Ｉ　ｌ　＋　ｔ　２　＋　１３のような複雑な論理機
能を実現しようとする場合には、３段カスケード接続さ
れた電流切替回路を２回路用いて、前段で３人力Ｎ０Ｒ
Ｏ差動出力を得、この出力をレベルシフト回路を介して
後段の電流切替回路の１１および「］゛入力として接続
する第１２図に示すような並列２段の電流切替回路によ
る構成とする必要がある。図中、トランジスタＴ１２と
Ｔ１３はレベルシフト兼次段駆動用エミッタフォロワ、
１４はレベルシフタ、１５はエミッタフォロワおヨヒレ
ベルシフタ用定電流源である。このように構成されるた
め、速度は３段カスケード接続の電流切替回路２回路と
レベルシフト回路との合計骨の遅延時間がかかるので遅
くなり、素子数および消費電力が大きくなるという欠点
があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速にして素子数および消費電
力の少ない論理回路を提供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、コレクタお
よびエミッタを共通にしベースに第１の複数の単相入力
信号が与えられる第１の複数のトランジスタとベースに
第１の基準電圧が与えられる第２のトランジスタとより
な、る単相入力電流切替回路と、ベースに第２の入力信
号が与えられる第３のトランジスタとベースに第２の入
力信号の反転信号が与えられる第４のトランジスタとよ
りなる差動入力電流切替回路と、電流切替用の電流源と
、出力信号を取り出す負荷抵抗とを有し、電流切替用の
電流源に単相入力電流切替回路又は差動入力電流切替回
路の共通エミッタを接続し、単相入力電流切替回路又は
差動入力電流切替回路のコレクタに差動入力電流切替回
路又は単相入力電流切替回路の共通エミッタを接続し、
単相入力電流切替回路および差動入力電流切替回路によ
るトリーを構成し、負荷抵抗にて差動又は単相出力信号
を得るようにしたものである。

〔作用〕

本発明による論理回路は、高速で、素子数および消費電
力が少ない。

〔実施例〕

本発明は、並列入力が可能で、少ない素子数で論理機能
が実現できる単相入力電流切替回路と、高速動作が可能
な差動入力電流切替回路との２種類の電流切替回路を１
つの定電流源を用いてカスケードに接続し、電流切替回
路を縦積み多段化したトリーを構成し、出力信号として
単相信号あるいは単相信号の１／２程度の小論理振幅電
圧の差動信号とのいずれか一方を次段の電流切替回路と
の信号接続条件に対応して取り出すことを最も主要な特
徴とする。

従来の技術とは、カスケードに接続された電流切替回路
として上記２種類の電流切替回路を複合して用いる点、
単相信号とその１／２程度の差動信号を用いて論理機能
を実現する点が異なる。

第１図は本発明に係わる論理回路の一実施例を示す回路
図である。第１図において、Ｔ３．Ｔ４、Ｔ５は単相入
力信号ｉｌ、ｉ２．ｉ３がベースに与えられコレクタお
よびエミッタが共通接続されたトランジスタ、Ｔ２は単
相入力信号ｉ１．ｉ２、ｉ３の論理信号レベルｒｌＪの
■。０と論理信号レベル「０」のＶ。Ｌ３との中間の基
準電圧■ｒｅｔｚ＝　（Ｖｏ、ｌ、＋　ＶＯＬ３）　／
　２がベースに与えられるトランジスタであり、トラン
ジスタＴ２はトランジスタＴ３．Ｔ４．Ｔ５とで単相入
力電流切替回路を構成する。また、トランジスタペアＴ
１６とＴ１７およびＴ１８とＴ１９は各々入力信号Ｉ２
と「７およびＩ３と口の差動信号を入力とする第１およ
び第２の差動入力電流切替回路である。

単相入力電流切替回路の共通エミッタは定電流源３を介
して第１の電源端子（供給電圧は負の電圧ＶＥｔ）　　
４に接続され、トランジスタＴ２のベースは基準電圧Ｖ
　ｒａｆ３を与える端子５に接続され、トランジスタベ
アＴ１６とＴ１７からなる第１の差動入力電流切替回路
の共通エミッタはトランジスタＴ３．Ｔ４．Ｔ５の共通
コレクタに接続され、トランジスタＴ１６のベースには
入力信号Ｉ２が与えられ、トランジスタＴ１７のベース
には逆相入力信号口が与えられ、上記第１の差動入力電
流切替回路の共通エミッタはトランジスタＴ３゜Ｔ４．
Ｔ５の共通コレクタに接続され、トランジスタＴ１８の
ベースには入力信号Ｉ３が与えられ、トランジスタＴ１
９のベースには逆相入力信号Ｔゴが与えられる。トラン
ジスタＴ１９のコレクタは第１の負荷抵抗７を介して第
２の電源端子（供給電圧は正の電圧Ｖｃｃ）　８に接続
され、トランジスタＴ２．Ｔ１６およびＴ１８のコレク
タを共通にして第２の負荷抵抗１１を介して第２の電源
端子８に接続すると共に第１の出力信号端子９に接続し
、ここに現れる電圧を出力０として取り出す。

また、トランジスタＴ１９のコレクタを第２の出力信号
端子１２に接続し、ここに現れる電圧を反転出力室とし
て取り出すようにしたものである。

このように、単相入力電流切替回路と第１．第２の差動
入力電流切替回路がカスケードに接続された構成になっ
ているから、負荷抵抗１１に電流源３の電流が流れ出力
信号Ｏが「０」となる入力信号条件は、下段単相入力電
流切替回路のトランジスタＴ２が導通（ｉ　１＋ｉ　２
＋ｔ３＝　ｒｌＪ）か、中段の第１の差動入力電流切替
回路のトランジスタＴ１６が導通（１２＝ｒｌＪ）か、
上段の第２の差動入力電流切替回路のトランジスタＴ１
８が導通（１３＝ｒｌＪ）かのいずれかの場合に限られ
、従って、論理・機能としては０＝（ｉｌ＋ｉ２＋ｉ３
）＋１２＋１３と表わされる。すなわち、第５図の従来
例と同じ論理機能を１つの電流源トリーで実現している
ことになる。

本構成から明らかなように、差動駆動入力信号■２．］
およびＩ３．］から出力までの遅延時間は従来の差動入
出力電流切替回路と同じく高速化が保たれると共に、単
相駆動人力ｉ１．ｉ２、ｉ３から出力までの遅延時間も
、従来構成の多段カスケード電流切替回路トランジスタ
Ｔ６からＴｌｌとレベルシフト回路トランジスタＴ１２
゜７１３分の遅延時間が不要となり、高速化できる。

素子数および消費電力に関しては、１／２以下に改善で
きることは図より明らかである。

第２図は本発明の第２の実施例を示す回路図であって、
単相入力信号Ａｔ、Ａ２がベースに与えられコレクタお
よびエミッタが共通接続されたトランジスタ７２１．２
２と基準電圧Ｖ　ｒｅｆ３がへ一スに与えられるトラン
ジスタＴ２３とで単相入力電流切替回路を構成する。ト
ランジスタペアＴ２４とＴ２５およびＴ２６とＴ２７は
、差動入力信号Ｂと１０差動信号を入力とする第１およ
び第２の差動入力電流切替回路である。トランジスタペ
アＴ２Ｂ、Ｔ２９およびＴ２Ｏ，Ｔａ２は、差動入力信
号Ｃとての差動信号を入力とする第３および第４の差動
入力電流切替回路である。単相入力電流切替回路の共通
エミッタは定電流源用抵抗Ｒ７を介して電源電圧Ｖｔｔ
へと接続され、ベースは定電流源用基準電圧ＶＣ３の電
源に接続され、電流値（ＶＣ３ＶＩＩＥ　　Ｖｔ１）　
／ＲＥの定電流回路となっている。ＶＩＥはベース・エ
ミッタ間電圧で約０．８Ｖである。上記第１の差動入力
電流切替回路の共通エミッタはトランジスタＴ２３のコ
レクタに接続され、第２差動入力電流切替回路の共通エ
ミッタはトランジスタＴ２１，２２の共通コレクタ、第
３の差動入力電流切替回路の共通エミッタはトランジス
タＴ２４，２７の共通コレクタ、第４の差動入力電流切
替回路の共通エミッタはトランジスタＴ２５．２６の共
通コレクタに接続される。

トランジスタＴ２８．３１のコレクタは共通であり、並
列接続された第１．第２の負荷抵抗１４゜１５を介して
電圧ＶＣＣの電源端子８に接続され、トランジスタＴ２
９．Ｔ３０のコレクタは共通であり、並列接続された第
３．第４の負荷抵抗１６．１７を介して電源端子８に接
続される。トランジスタＴ２９．Ｔ３０の共通コレクタ
に現れる電圧を出力０１として取り出すと共に、コレク
タを電源端子８に接続したエミッタフォロワトランジス
タＴ３３を介して出力０２が、さらにベースがダーリン
トンに接続されコレクタを電源端子８に接続したトラン
ジスタＴ２４を介して出力Ｏが取り出される。

トランジスタＴ３３のエミッタはプルダウン抵抗２０を
介して電圧Ｖｔｔの電源端子２０ａに接続され、トラン
ジスタＴ３４のエミッタはプルダウン抵抗２１を介して
電圧ＶＥＨの電源端子４に接続される。また、トランジ
スタＴ２８，３１の共通コレクタに現れる電圧を反転出
力酊として取り出すと共に、コレクタを電源端子８に接
続したエミッタフォロワトランジスタＴ３５を介して出
力σＴが取り出され、さらにベースがダーリントン接続
されコレクタを電源端子８に接続したトランジスタＴ３
６を介して出力０３が取り出される。

トランジスタＴ３５のエミッタはプルダウン抵抗２４を
介して電圧ＶＴＴの電源端子２４ａに接続され、トラン
ジスタＴ３６のエミッタはプルダウン抵抗２５を介して
電圧ＶＥＥの電源端子４へ接続されている。

このように、本実施例では、単相入力電流切替回路と４
つの差動入力電流切替回路がカスケードに接続されて構
成されており、この電流切替動作を説明すると、まずト
ランジスタＴ２３は入力信号Ａ１＋Ａ２＝ｒｌＪの時導
通し、加えて、ＢおよびＣが共に「１」の時トランジス
タＴ２４．Ｔ２８が導通し、あるいはＢおよびＣが共に
「０」の時トランジスタＴ２５．Ｔ３１が導通し、負荷
抵抗１４．１５に電流が流れ、出力信号５１は「０」と
なる。従って、上記動作による出力０１は（Ａ１＋Ａ２
）　　・Ｂ　−Ｃ＋　（Ａ　１　＋Ａ２）　　・−ｎ−
・百の論理機能を表わす。次に、トランジスタＴ２１．
２２のうち少なくとも一方はＡ１＋Ａ２＝ｒ１」のとき
導通し、さらにＢが「１」の時トランジスタＴ２６が４
通し且つＣが「０」の時トランジスタＴ３１が導通し、
あるいはＢが「０」の時トランジスタＴ２７が４通し且
つＣが「１」の時トランジスタＴ２８が導通して負荷抵
抗１４．１５に電流が流れ、出力ＳＴは「０」となる。

従って、この場合の動作による出力０１は（Ａ１＋Ａ２
）・Ｂ−で＋（Ａ１＋Ａ２）　　・１・Ｃの論理機能を
表わす。結局、本実施例の論理機能としては、０１＝　
　（Ａ１＋Ａ２）　　・Ｂ−で＋　（Ａ１＋Ａ２）・百
・Ｃ＋　　（Ａ１＋Ａ２）　　・Ｂ−Ｃ＋（ＡＩ＋Ａ２
）　　・　Ｂ−Ｃ＝（Ａ１＋Ａ２）　　■Ｂ■Ｃであることが判る。

本実施例では、負荷抵抗１４．１５および１６．１７が
並列に接続されて差動出力万１およびＯ１出力が取り出
されているが、次段論理回路との接続条件によって単相
出力が必要であれば、負荷抵抗１６．１７のうちのいず
れか一方のみを使用することにより簡単に差動出力の２
倍の論理振幅の単相出力を得られるように構成されてい
る。この時はトランジスタＴ２８．Ｔ３１の共通コレク
タは直接電源端子８に接続され、出力δゴは取り出さな
い。

出力０１，０１は直接次段電流切替回路の上段の入力と
して接続することができるが、中段の入力として接続す
るためには出力信号電位をレベルシフトしないと次段電
流切替回路のトランジスタが高速動作できないため、出
力０２．σ７はエミッタフォロワＴ３３．Ｔ３５を介し
て取り出している。エミッタフォロワにより駆動能力を
向上すると共に出力信号を出力０１．σゴよりトランジ
スタのベース・エミッタ間電圧Ｖ　ｓｔ　（略０．３Ｖ
　）骨上げることができる。さらに、次段電流切替回路
の下段の入力として接続するために、出力０２、σ１は
２つ目のエミッタフォロワＴ３４とＴＢＧを介してさら
にレベルシフトした０３．σ］として取り出される。従
って、出力０３．σゴは出力信号０１．旧より２ｖ０（
略１．６Ｖ）骨上がった値となる。ここで、出力０２，
０２用エミツタフオロワの終端電源（電圧Ｖ　？？）が
電圧ＶＥＥの電源と別に用いられているのは、電源電圧
値ＶＴＴを■、に比べ小さくできる（例えばｖｃｃ　　
ｖｔｔ≦１．５Ｖ）ためであり、これにより消費電力を
下げることができる。

このように、本実施例では、（Ａ１＋Ａ２）ｅＢＥＥＩ
Ｃという複雑な論理機能を１電流源を用いた電流切替回
路のトリーで実現でき、第１の実施例と同様に、高速で
かつ素子数、消費電力の少ない論理回路を実現できると
いう利点を有する。

第３図は本発明の第３の実施例を示す回路図であって、
トランジスタＴ２１からトランジスタＴ３２までの電流
切替回路トリーと、トランジスタＴ４６からトランジス
タＴ５５までの電流切替回路トリーとの２つで構成され
ており、トランジスタＴ２１からトランジスタＴ３２お
よび抵抗１３から抵抗１７までは、第２図の実施例と入
出力信号が以下のように異なるものの、結線および動作
はまったく同じである。本実施例では、入力信号Ａｔを
ｙにｉｔ、Ａ　２ｔ−ｘ、ＢをＣ，−＋　、ＢをＣ口、
ＣをＳ１％−１％てを百τコー、出力信号０１を８７９
１、出力信号］を“ま−に変えている。従って、出力（
１ｓ、　は（’￥＋Ｙ　）　■Ｃ−＋　ｅ）　Ｓ　−＋
　（７）　論理機能出力となり、“百一はその反転出力
となる。

もう一方の電流切替回路トリーでは、単相入力信号Ｙ、
Ｘがベースに与えられコレクタおよびエミッタが共通接
続されたトランジスタＴ４６．４７と基準電圧Ｖ□１．
がベースに与えられるトランジスタＴ４８とで単相入力
電流切替回路を構成し、トランジスタペアＴ４９とＴ２
ＯおよびＴ５１とＴ５２は差動入力信号Ｃ１−１とＣ，
、の差動信号をベース人力とする差動入力電流切替回路
を構成し、トランジスタベアＴ５３とＴ５４は差動入力
信号５ｎ−１と肛］の差動信号を入力とする差動入力電
流切替回路を構成している。トランジスタＴ４６．Ｔ４
７，７４８の共通エミッタは定電流源用トランジスタＴ
５５のコレクタに接続され、トランジスタＴ５５のエミ
ッタは定電流源用抵抗３６を介して電圧Ｖｔｔの電源端
子４へ接続され、そのベースは定電流源用基準電圧■。

、の電源に接続されて、定電流回路となっている。さら
に、トランジスタＴ４９とＴ２Ｏの共通エミッタはトラ
ンジスタＴ４８のコレクタに接続され、トランジスタＴ
５１．Ｔ５２の共通エミッタはトランジスタＴ４６．Ｔ
４７の共通コレクタに接続され、トランジスタＴ５３．
Ｔ５４の共通エミッタはトランジスタＴ５０．Ｔ５１の
共通コレクタに接続される。トランジスタＴ４９とＴ５
３のコレクタは並列接続された負荷抵抗３７．３８を介
して共に電源端子８に接続され、トランジスタＴ５２と
Ｔ５４のコレクタは並列接続された負荷抵抗３９゜４０
を介して共に電源端子８に接続される。トランジスタＴ
５２とＴ５４の共通コレクタからは、コレクタを電源端
子８に接続したエミッタフォロワトランジスタＴ５６を
介して、出力信号Ｃ７が取り出され、トランジスタＴ５
６のエミッタはプルダウン抵抗４２を介して電圧ＶＴＴ
の電源へ接続される。また、トランジスタＴ４９とＴ５
３の共通コレクタからは、コレクタを電源端子８に接続
したエミッタフォロワトランジスタＴ５７を介して、逆
相出力信号−が取り出され、トランジスタＴ５７のエミ
ッタはプルダウン抵抗４４を介して電圧ＶＴＴの電源へ
接続されている。

この電流切替回路トリーの動作を説明すると、まずトラ
ンジスタＴ４８は入力信号がｘ＋ｙ＝　ｒｌ」の時導通
し、さらにＣｆ１−１が「１」の時トランジスタ４９が
導通し、またＣ、１−Ｉが「０」の時は同時に５ｆｉ−
１が「１」の時にトランジスタＴ５０とトランジスタＴ
５３が導通し、負荷抵抗３７．３８に電流が流れ、出力
信号ζは「０」となる。従って、上記動作による出力Ｃ
ｎは（Ｘ＋Ｙ）・Ｃ□＋　＋　（Ｘ＋Ｙ）　　・ｃｎ−
＋　　・５ｌｌ−１の論理機能出力となる。次に、トラ
ンジスタＴ４６．Ｔ４７のうち少なくとも一方がｘ＋ｙ
＝［ｌＪの時導通し、さらにＣ□１が「１」で同時に５
ｆｉ−１も「１」であれば、トランジスタＴ５１および
Ｔ５３が導通し、負荷抵抗３７．３８に電流が流れ、出
力信号ζは「０」となる。従って、この時の論理機能は
、Ｃ，＝　（Ｘ＋Ｙ）　　・Ｃ−Ｔ’Ｓ□１と表わされ
、結局本実施例の最終的な論理動作としては、Ｃ，＝　
（Ｘ＋Ｙ）　　・Ｃｗｔ−１＋　（Ｘ＋Ｙ）　　・Ｃカ
ー、・５ｈ−ｒ　＋　（Ｘ＋Ｙ）・Ｃ１１−、Ｉｓ、１
−、と前述したＳ、、＝　（Ｘ＋Ｙ）　■Ｃ，−，θｓ
、−，が得られる。本実施例のこの論理機能はフルアダ
ーの１本の入力に２人力ＮＯＲゲートが付加されたもの
であり、Ｃ，、Ｓ、は一般にキャリー出力、サム出力と
呼ばれ、並列乗算回路の基本回路として有用なものであ
る。特に、信号のクリティカルパスとなる５ｎ−１人力
からＳｆｉ出力およびＣ□１人力からＣ９出力までの速
度は、小論理振幅の差動信号で駆動される差動出力であ
ることから、従来の１／２以下という極めて高速な特性
が得られ、高速並列乗算器を実現するのに有用である。

さらに、この点を詳しく説明すると、第４図は第３図の
実施例の論理ブロック図であって、４５は単相信号Ｘ、
Ｙを入力とする２人力ＮＯＲゲート、４６は３対の差動
入力信号（Ｓ、、と葛：、ｃ、、−＋　とてコおよび２
人力ＮＯＲゲートのＮ。

ＲとＯＲ出力）と２対の差動出力信号（サム出力Ｓ７と
＝およびキャリー出力Ｃ７とζ）をもつフルアダーで、
全体として破線で囲んだ並列演算のための基本論理回路
４７となっている。

第５図は本発明の第４の実施例を示す回路図であって、
第３図の実施例の論理回路を用いた３ビット×３ビット
並列乗算器である。

ここで、４８，４９．５０は片方を７１単相人力とし、
他方を順次単相ＸＯ，Ｘゴ、Ｘ２人力とする２人力ＮＯ
Ｒ，５１，５２，５３は片方をＹ了承相入力とし、他方
を順次単相ＸＯ，ＸＩ、Ｘ２人力とする２人力Ｎ０Ｒ１
５４，５５，５６は片方をＹ］単相入力とし、他方を順
次単相でて。

７ゴ、又］入力とする２人力Ｎ０Ｒ１５７は２人力Ｎ０
Ｒ４９と５１の差動出力を入力とし、サム出力をＰＩ、
ＰＩの差動出力とじ差動のキャリー出力５８を発生する
ハーフアダー、５９は２人力Ｎ０Ｒ５０と５２の差動出
力を入力とし、差動のサム出力６０と差動のキャリー出
力６１を発生するハーフアダー、６２は２人力Ｎ０Ｒ５
４とハーフアダー５７の差動キャリー出力５８とハーフ
アダー５９の差動サム出力６０を入力とし、サム出力を
Ｐ２．Ｐ２の差動出力とじ差動キャリー出力６３を発生
するフルアダー、６４は２人力Ｎ０Ｒ５３と５５とハー
フアダー５９の差動キャリー出力６１を入力とし差動サ
ム出力６５と差動キャリー出力６６を発生するフルアダ
ー、６７はフルアダー６２の差動キャリー出力６３とフ
ルアダー６４の差動サム出力６５とを入力としサム出力
をＰ３、ｖ］の差動出力とし、差動キャリー出力６８を
発生するハーフアダー、６９は２人力Ｎ０Ｒ５６とフル
アダー６４の差動キャリー出力６６とハーフアダー６７
の差動キャリー出力６８とを入力とし、サム出力をＰ４
．Ｐ４の差動出力とし、キャリー出力をＰ５．Ｐ５の差
動出力とするフルアダーである。また、２人力Ｎ０Ｒ４
８の出力はＰＯ２ＰＯの差動出力となっている。また、
破線で囲まれた４７は第４図に示した２人力ＮＯＲ付フ
ルアダーのブロックであり、７０は２人力ＮＯＲ付ハー
フアダーのブロックである。

この動作を説明すると、２人力Ｎ０Ｒ４８，４９，５０
ｔ’第１ｆ７）部分積Ｘ０−ＹＯ，ＸＩ−ＹＯ、Ｘ２・
ＹＯ比出力得られ、２人力Ｎ０Ｒ５１゜５２．５３で第
２の部分積ＸＯ・Ｙ１□　Ｘｌ・Ｙｌ、Ｘ２・Ｙ１出力
が得られ、２人力Ｎ０Ｒ５４，５５，５６で第３の部分
積Ｘ０−Ｙ２．Ｘｉ・Ｙ２．Ｘ２・Ｙ２出力が得られる
。ＸＯ・ＹＯ比出力そのままＰＯ比出力なる。次に、ハ
ーフアダー５７ではＸｌ・ＹＯとＸｏ−Ｙｌとが加算さ
れ、結果はＰ１出力となり、ハーフアダー５９では、Ｘ
２・ＹＯとＸｌ・Ｙｌとが加算される。次に、フルアダ
ー６２ではハーフアダー５７のキャリー出力５８とハー
フアダー５９のサム出力６０とさらにＸＯ・Ｙ２が累加
算され、結果はＰ２出力となる。フルアダー６４ではハ
ーフアダー５９のキャリー出力６１とＸ２・ＹｌとＸｌ
・Ｙ２とが累加算される。次に、ハーフアダー６７では
フルアダー６２のキャリー出力６３とフルアダー６４の
サム出力６５とが累加算され、結果はＰ３となる。

最後に、フルアダー６９ではハーフアダー６７のキャリ
ー出力６８とフルアダー６４のキャリー出力６６とＸ２
・Ｙ２とが累加算され、サム出力はＰ４出力となり、キ
ャリー出力はＰ５出力となる。

この動作過程を記号で表わすと、（被乗数’）　　　　　　　Ｘ２　　　　Ｘｉ　　　　
ＸＯ（乗数）　　　　　　Ｘ）Ｙ２　　　　ＹＩ　　　
　ＹＯ（第１の部分積）Ｘ２・ＹＯＸｌ・ＹＯｘＯ・Ｙ
ＯＸ２・ＹＩ　　ＸＩ・ＹＩ　　Ｘｏ−Ｙｌ　（第２の
部分積）＋）Ｘ２・Ｙ２　　Ｘｉ・Ｙ２　　Ｘｏ−Ｙ２
　　　　　（３の自＼積）Ｐ５Ｐ４　　　　Ｐ３　　　
　Ｐ２　　　　Ｐｉ　　　　ＰＯ（最終積）のようにな
る。

以上説明したように、本回路は、ＸＯ，ＸＩ。

Ｘ２を被乗数入力、ＹＯ，Ｙｌ、Ｙ２を乗数入力とし、
ＰＯ，ＰＬ、Ｐ２．Ｐ３．Ｐ４．Ｐ５を積出力とする３
ビツト×３ビツトの並列乗算器として動作する。

このように構成されているので、信号のクリティカルバ
スとなる２人力Ｎ０Ｒ５０の出力からハーフアダーへの
信号接続、ハーフアダ５９のキャリー出力６０からフル
アダー６２への信号接続、フルアダー６２のキャリー出
力６３からハーフアダー６７への信号接続、ハーフアダ
ー６７のキャリー出力６８からフルアダー６９を介して
Ｐ４あるいはＰ５の出力が得られるまでの信号接続はす
べて小論理振幅の差動信号での接続であるため、極めて
高速に動作することができる。

以上、説明の簡略化のため、３ビツト×３ビツトの小規
模な乗算器について実施例を示したが、並列乗算のため
の基本論理回路４７をマトリクス状に増加することによ
り、より大きな入力ビツト幅の並列乗算器に変更するこ
とは容易である。

第６図は本発明の第５の実施例を示す回路図であり、第
５図の実施例中のハーフアダーの一方の入力に２人力Ｎ
ＯＲゲートが付加された論理機能ブロック７０を実現し
ている。図中、単相入力信号又と■がベースに与えられ
、コレクタおよびエミッタが共通接続されたトランジス
タＴ６１．Ｔ６２と基準電圧Ｖ　ｒｅｆ３がベースに与
えられるトランジスタＴ６３とで単相入力電流切替回路
を構成する。トランジスタベアＴ６４とＴ６５およびＴ
２ＣとＴ６７は差動入力信号ＰＰとＰＰをベース入力と
する差動入力電流切替回路である。トランジスタＴ６１
．Ｔ６２．Ｔ６３の共通エミッタは定電流源用トランジ
スタＴ６８のコレクタに接続され、定電流源用抵抗ＲＥ
＋を介して電圧ｖＥ！の電源端子４へと接続され、トラ
ンジスタ７６８のベースは電圧ＶＣＳの電源に接続され
、定電流回路となっている。トランジスタＴ６４．Ｔ６
５の共通エミッタはトランジスタＴ６３のコレクタに接
続され、トランジスタＴ６６．７６７の共通エミッタは
トランジスタＴ６１とＴ６２の共通コレクタに接続され
、トランジスタＴ６５とＴ２Ｃの共通コレクタは並列負
荷抵抗Ｒ（１、Ｒｃ　ｔを介して電圧ＶＣＣの電源端子
８へ接続され、トランジスタＴ６４とＴ６７の共通コレ
クタは並列負荷抵抗ＲＣ３ｒＲｃ４を介して電源端子８
へ接続されている。トランジスタＴ６４．Ｔ６７の共通
コレクタに現れる電圧は出力ＳＯとして取り出され、ト
ランジスタＴ６５．Ｔ６６の共通コレクタに現れる電圧
は出力丁１として取り出される。一方単相入力信号又、
Ｖがベースに与えられコレクタおよびエミッタが共通接
続されたトランジスタＴ６８．Ｔ６９と基準電圧Ｖ□ｆ
３がベースに与えられるトランジスタＴ７０とで単相入
力電流切替回路を構成し、トランジスタベアＴ７１とＴ
７２は差動信号ＰＰとｒ下をベース入力とする差動入力
電流切替回路を構成している。トランジスタＴ６８．Ｔ
６９．Ｔ７０の共通エミッタは定電流源用トランジスタ
Ｔ７３のコレクタに接続され、トランジスタＴ７３のエ
ミッタは定電流源用抵抗Ｒ１２を介して電圧■ｉｔの電
源端子４へ接続され、ベースは定電流源用基準電圧ｖｃ
！の電源へ接続されて定電流回路となっている。トラン
ジスタＴ７１とＴ７２の共通エミッタはトランジスタＴ
７０のコレクタに接続され、トランジスタＴ７１のコレ
クタは並列負荷抵抗ＲＣ５＋　　Ｒｃ６を介して電源端
子８へ接続され、さらにコレクタを電源端子８に接続し
たエミッタフォロワトランジスタＴ７５のベースへと接
続される。トランジスタＴ７５のエミッタは出力ＣＯを
取り出すと共にプルダウン抵抗Ｒ１１２を介して電圧Ｖ
ｔｔの電源へ接続される。

この論理回路の動作を説明すると、まずトランジスタＴ
６３は入力信号が又＋Ｙ＝ｒｌＪの時導通し、さらに入
力ＰＰが「０」の時トランジスタＴ６５が導通し、負荷
抵抗Ｒｃ＋＋　　Ｒｃｚに電流が流れ、出力丁テは「０
」となる。また、ｘ＋ｙ＝　ｒＯ」の時はトランジスタ
Ｔ６１．Ｔ６２のうちの少なくとも一方が導通し、さら
にＰＰが「１」の時トランジスタＴ６６が導通し、負荷
抵抗ＲｃＩ。

ＲＣ２に電流が流れ、出力口は「０」となる。従って、
論理出力ＳＯは（Ｘ＋Ｙ）（１３ＰＰと表わされる０次
に、トランジスタＴ７０は入カフ＋ｖ＝「１」の時導通
し、さらに入力ＰＰが「１」の時トランジスタＴ７１が
導通し、負荷抵抗Ｒｃｓ、　　Ｒｊに電流が流れ、出力
８石は「０」となるので、ＧＯ＝　（Ｙ十Ｙ）　　・Ｐ
Ｐの論理式で表わされる動作をする。すなわち、本実施
例の論理回路は２人力ＮＯＲ付ハーフアダーの機能を果
たす。

第７図は本発明の第６の実施例を示す回路図で、単相入
力信号ＡＯ，ＡＩがベースに与えられるトランジスタＴ
７１．Ｔ７２と基準電圧Ｖ　ｒｍｆ３がベースに与えら
れるトランジスタＴ７３とで単相入力電流切替回路を構
成し、トランジスタベアＴ７４、Ｔ７５とＴ７６．７？
およびＴ７８．Ｔ７９はそれぞれ差動入力Ｓ、τとＤＩ
、ＤＩおよびＤ２、Ｄ２をベース入力とする差動入力電
流切替回路を構成している。トランジスタＴ７１．Ｔ７
２、Ｔ７３の共通エミッタは定電流源３を介して電圧Ｖ
ＩＥの電源端子４に接続され、トランジスタＴ７４、Ｔ
７５の共通エミッタはトランジスタＴ７３のコレクタへ
接続され、トランジスタＴ７６゜Ｔ７７の共通エミッタ
はトランジスタＴ７４のコレクタ、トランジスタＴ７８
．Ｔ７９の共通エミッタはトランジスタＴ７５のコレク
タへ接続される。トランジスタＴ７６、Ｔ７８のコレク
タは直接電圧ＶＣＣの電源端子８へ接続されるが、トラ
ンジスタＴ７７、Ｔ７９およびＴ７１．Ｔ７２のコレク
タは直列接続された負荷抵抗ＲＣ９１ＲＣＩＯを介して
電源端子８へと接続され、ここより単相単相出力信号Ｏ
が取り出される。

この回路の動作は、出力信号○が「１」となる電流４通
路をみると、トランジスタＴ７３が導通（ＡＯ−Ａ１＝
ｒｌＪ）でかつトランジスタＴ７４と７７６が同時に導
通（Ｓ−Ｄ１＝ｒｌＪ）あるいはトランジスタＴ７５と
Ｔ７８が同時に導通（丁・Ｄ２＝　ｒｌＪ）の場合に限
られることから、０＝（ＡＯ・ＡＩ）・（Ｓ　−Ｄ　Ｉ
子宮・Ｄ２）の論理機能動作をすることが明らかである
。

このように構成されているので、第６の実施例は、ＡＯ
，ＡＩをアドレス信号とするデコーダ付き２：１セレク
タ（あるいはマルチプレクサ）としての機能を１電流源
トリーの電流切替回路で実現しており、高速でかつ使用
素子数および消費電力が少ないという特徴を有する。

以上、本発明の６つの実施例について説明したが、本発
明はこれだけに制限されることはなく、結線および入出
力の選び方により種々の変形、応用ができるものである
。また、電流切替回路の縦積み段数も４段以上の多段化
も可能であり、この場合でも同様の効果を奏する。さら
に、電流切替回路を構成するトランジスタはバイポーラ
形でも電界効果形でもよい。

〔発明の効果〕

以上説明したように本発明は、単相入力電流切替回路と
差動入力電流切替回路との２種類の電流切替回路を１つ
の定電流源を用いてカスケードに接続し、電流切替回路
を縦積み多段化したトリーを構成したことにより、従来
のものに比較して高速で且つ使用素子数および消費電力
が少ないので、高速で高集積密度および低電力な論理集
積回路を実現できる効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の第１．第２の実施例を示す回
路図、第３図は本発明の第３の実施例としての並列乗算
用の基本論理回路（２人力ＮＯＲ付フルアダー）を示す
回路図、第４図は第３の実施例の論理ブロック図、第５
図は本発明の第４の実施例としての３ビット×３ビット
並列乗算器を示す回路図、第６図は本発明の第５の実施
例としての２人力ＮＯＲ付ハーフアダーを示す回路図、
第７図は本発明の第６の実施例としての２人カデコーダ
付２：１マルチプレクサを示す回路図、第８図は従来の
単相入出力電流切替回路によるインバータを示す回路図
、第９図は従来の両相入出力電流切替回路によるインバ
ータを示す回路図、第１０図は従来の単相入出力電流切
替回路による３人力ＮＯＲゲートを示す回路図、第１１
図は従来の両相入出力電流切替回路による３人力ＮＯＲ
ゲートを示す回路図、第１２図は従来の両相入出力電流
切替回路による複雑な論理機能の構成例を示す回路図で
ある。Ｔ２〜Ｔ５．ＴＩ６〜Ｔ１９・・・トランジスタ、３・
・・定電流源、４．８・・・電源端子、５・・・端子、
７．１１・・・負荷抵抗、９．１２・・・出力信号端子
。

Claims

【特許請求の範囲】

（１）コレクタおよびエミッタを共通にしベースに第１
の複数の単相入力信号が与えられる第１の複数のトラン
ジスタとベースに第１の基準電圧が与えられる第２のト
ランジスタとよりなる単相入力電流切替回路と、ベース
に第２の入力信号が与えられる第３のトランジスタとベ
ースに第２の入力信号の反転信号が与えられる第４のト
ランジスタとよりなる差動入力電流切替回路と、電流切
替用の電流源と、出力信号を取り出す負荷抵抗とを有し
、前記電流切替用の電流源に前記単相入力電流切替回路
又は差動入力電流切替回路の共通エミッタを接続し、前
記単相入力電流切替回路又は差動入力電流切替回路のコ
レクタに前記差動入力電流切替回路又は単相入力電流切
替回路の共通エミッタを接続し、前記単相入力電流切替
回路および差動入力電流切替回路によるトリーを構成し
、前記負荷抵抗にて差動又は単相出力信号を得ることを
特徴とする論理回路。
（２）負荷抵抗として、１端を共に第１の電源に接続し
他端を開放した第１、第２の抵抗を具備し、配線の変更
により第１、第２の抵抗を並列にするか又はいずれか一
方のみを用いることにより、電圧振幅の小さい差動出力
信号又は電圧振幅の大きい単相出力信号を得ることを特
徴とする特許請求の範囲第１項記載の論理回路。
（３）負荷抵抗として、１端を第１の電源に接続し他端
を開放とした第１の抵抗と、両端を開放した第２の抵抗
とを具備し、配線の変更により第１、第２の抵抗を直列
にするか又は第１の抵抗のみを用いることにより、電圧
振幅の大きい単相出力信号又は電圧振幅の小さい差動出
力信号を得ることを特徴とする特許請求の範囲第１項記
載の論理回路。
（４）単相入力電流切替回路および差動入力電流切替回
路は電界効果形トランジスタにより構成したことを特徴
とする特許請求の範囲第１項記載の論理回路。