JPH01869A - key memory device - Google Patents
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- JPH01869A JPH01869A JP63-35941A JP3594188A JPH01869A JP H01869 A JPH01869 A JP H01869A JP 3594188 A JP3594188 A JP 3594188A JP H01869 A JPH01869 A JP H01869A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気信号で表わされる映像信号を処理する回路
、特に映像信号をディジタル化し特殊効果を発生する回
路において、画面上での映像を表示する位置を示すキー
信号を記憶する装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to circuits that process video signals represented by electrical signals, particularly circuits that digitize video signals and generate special effects, for displaying images on a screen. The present invention relates to a device for storing a key signal indicating a position.
従来、キー信号を記憶する装置としては第6図に示すよ
うに一画面分に相当するメモリー611を用いて、入力
されるキー信号601をメモリー611に記憶して出力
するものが用いられてきた。Conventionally, as a device for storing key signals, a device has been used that uses a memory 611 corresponding to one screen as shown in FIG. 6, and stores an input key signal 601 in the memory 611 and outputs it. .
第6図に示す回路の動作を説明すると、キー信号601
はメモ!J−611へ入力され、書き込み制御信号60
2によりメモリー611への書キ込みの許可/禁止が制
御される。メモ!J−611へ書き込まれたキー信号6
01は順次読み出されてキー信号出力603となる。To explain the operation of the circuit shown in FIG. 6, the key signal 601
Memo! Input to J-611, write control signal 60
2 controls permission/prohibition of writing to the memory 611. Memo! Key signal 6 written to J-611
01 are read out sequentially and become the key signal output 603.
第6図のような従来のキーメモリー装置では、画面上の
ある場所を示すキー信号601を記憶した後、映像の表
示位置を変更し、それによりキー信号を変化させても、
メモリー611へ再び書き込みを行わなければキーメモ
リー回路のキー出力信号は変化しない。したがって、画
面の一部に映像を静止画として表示したままもう一つの
映像をキー信号により場所を移動させながら表示すると
いうことが不可能である。In the conventional key memory device as shown in FIG. 6, after storing a key signal 601 indicating a certain location on the screen, even if the display position of the image is changed and the key signal is changed accordingly,
Unless the memory 611 is written again, the key output signal of the key memory circuit will not change. Therefore, it is impossible to display an image as a still image on a part of the screen while moving another image using a key signal.
本発明の目的はキー信号入力側とキー信号出力側の映像
表示速度が異る場合においても画面の一部に映像を静止
画として表示したままもう一つの映像をキー信号により
場所を移動させつつ表示する機能を持つキーメモリー装
置を提供することにある。An object of the present invention is to display an image as a still image on a part of the screen and move the other image using the key signal even when the image display speeds on the key signal input side and the key signal output side are different. The object of the present invention is to provide a key memory device having a display function.
本発明は入力されるキー信号を遂次記憶し更新する第1
のメモリー手段と、入力されるキー信号をメモリーに書
き込むタイミングを制御する手段と、該手段により書き
込み制御される第2のメモリー手段と、該第2のメモリ
ー手段の記憶内容を消去する手段と、該第2のメモリー
手段から出力されるキー出力信号と、前記第1のメモリ
ー手段から出力されるキー出力信号の論理和を得る手段
を有することを特徴とするキーメモリー装置である。The present invention provides a first method for sequentially storing and updating input key signals.
a memory means, a means for controlling the timing of writing the input key signal into the memory, a second memory means whose writing is controlled by the means, a means for erasing the memory contents of the second memory means, A key memory device characterized by comprising means for obtaining a logical sum of a key output signal output from the second memory means and a key output signal output from the first memory means.
次に本発明の実施例を図面を用いて説明する。 Next, embodiments of the present invention will be described using the drawings.
第1図が本発明に係るキーメモリー装置の第1の実施例
を示す構成図である。FIG. 1 is a block diagram showing a first embodiment of a key memory device according to the present invention.
第1図において、111と112はメモリー。In FIG. 1, 111 and 112 are memories.
113はOR回路、101はキー人力信号、102はメ
モ!J−112への書き込み制御信号、103はメモリ
ー112の内容の消去信号、104はメモリー111か
らのキー出力信号、105はメモ!J−112からのキ
ー出力信号、106は二つのメモリーからのキー出力信
号の論理和により得られる信号である。キー人力信号1
01はメモリー111とメモリー112へ入力される。113 is an OR circuit, 101 is a key input signal, and 102 is a memo! A write control signal to J-112, 103 is a signal for erasing the contents of memory 112, 104 is a key output signal from memory 111, and 105 is a memo! The key output signal 106 from J-112 is a signal obtained by ORing the key output signals from the two memories. key human power signal 1
01 is input to memory 111 and memory 112.
メモリー111は常時入力されるキー信号101を書き
込み、更新されたキー信号104を出力する。一方、メ
モ’)−112は書き込み制御信号102によってキー
人力信号101を書き込むか否かが制御される。また、
このメモリー112は消去信号103により書き込まれ
たキー信号を消去できる。メモリー111とメモリー1
12は、キー信号の書き込み速度と読み出し速度が一致
している必要はない。したがってキー信号入力側とキー
信号出力側の映像表示速度が異っていてもかまわない。The memory 111 writes the key signal 101 that is constantly input, and outputs the updated key signal 104. On the other hand, in the memo ')-112, whether or not to write the key manual signal 101 is controlled by the write control signal 102. Also,
This memory 112 can erase the written key signal using the erase signal 103. Memory 111 and Memory 1
12, it is not necessary that the writing speed and the reading speed of the key signal match. Therefore, it does not matter if the video display speeds on the key signal input side and the key signal output side are different.
メモリー112からの出力されるキー信号105は映像
の固定表示位置を示し、メモリー111から出力される
キー信号104は常に更新され、表示位置が変更される
ので、これら二つのキー出力信号をOR回路113によ
り論理和をとることにより、固定表示位置と移動表示位
置の両方を示すキー信号106が得られる。The key signal 105 output from the memory 112 indicates the fixed display position of the video, and the key signal 104 output from the memory 111 is constantly updated to change the display position, so these two key output signals are connected to an OR circuit. 113, a key signal 106 indicating both the fixed display position and the moving display position is obtained.
第2図は本発明の第2の実施例を示す構成図である。FIG. 2 is a block diagram showing a second embodiment of the present invention.
第2図において、211はAND回路、212は反転回
路、213と214は選択スイッチ、215と216ハ
メモリー、 217t!OR回路2201はキー人力信
号、202はメモ!J−216からのキー出力信号20
5を反転した信号、203は信号202によりキー人力
信号201がゲートされた信号、204はメモリー21
6への書き込み制御信号、206はメモ!J−215か
らのキー出力信号、207は二つのメモリーからのキー
出力信号の論理和により得られる信号である。メモリー
215は入力されるキー信号を常時書き込み、常に更新
されたキー信号を出力する。メモ!J−216は書き込
み制御信号204により書き込みが指示されたときのみ
、キー人力信号を書き込む。メモリー216の内容を消
去するには選択スイッチ214を2側にして書き込みを
行えばよい。キー人力信号201はAND回路211で
ゲートされてからメモリー215へ書き込まれる。ここ
で、選択スイッチ213が2側のときにはAND回路2
11はスルーとなり、入力キー信号201がそのままメ
モリー215へ書かれる。このキー信号を画面にして見
た様子を第3図に示す。入力キー信号201が第3図(
a)に示すような場合、メモリー215の出力するキー
信号206も同様になる。次に選択スイッチ213が1
側の場合は、メモ!J−216に記憶されたキー信号2
03の出力205により、入力キー信号201がゲート
されメモ!J−215へ書かれる。この様子を第3図に
示す。メモ!、I−216に記憶されたキー信号205
の形が第3図(b)である場合に、第3図(a)のよう
な入力キー信号201はAND回路211でゲートされ
、第3図(c)に示すような形となってメモリー215
へ書かれる。メモリー215のキー出力信号206とメ
モリー216のキー出力信号205をOR回路217で
論理和をとると、論理和の信号207は第3図(d)の
ようになる。In FIG. 2, 211 is an AND circuit, 212 is an inversion circuit, 213 and 214 are selection switches, 215 and 216 are memories, and 217t! OR circuit 2201 is a key human input signal, 202 is a memo! Key output signal 20 from J-216
203 is the signal obtained by gated key human signal 201 by signal 202, 204 is the memory 21
Write control signal to 6, 206 is memo! The key output signal 207 from J-215 is a signal obtained by ORing the key output signals from the two memories. The memory 215 constantly writes input key signals and always outputs updated key signals. Memo! J-216 writes the key manual signal only when writing is instructed by the write control signal 204. To erase the contents of the memory 216, it is sufficient to set the selection switch 214 to the 2 side and perform writing. The key input signal 201 is gated by an AND circuit 211 and then written to the memory 215. Here, when the selection switch 213 is on the 2 side, the AND circuit 2
11 is passed, and the input key signal 201 is written to the memory 215 as it is. FIG. 3 shows a screen view of this key signal. The input key signal 201 is as shown in FIG.
In the case shown in a), the key signal 206 output from the memory 215 is also the same. Next, the selection switch 213 is set to 1.
If on the side, note! Key signal 2 stored in J-216
The input key signal 201 is gated by the output 205 of 03 to memo! Written to J-215. This situation is shown in FIG. Memo! , the key signal 205 stored in I-216
3(b), the input key signal 201 as shown in FIG. 3(a) is gated by an AND circuit 211, and becomes the shape shown in FIG. 3(c), and is stored in the memory. 215
will be written to. When the key output signal 206 of the memory 215 and the key output signal 205 of the memory 216 are logically summed by the OR circuit 217, the logical sum signal 207 becomes as shown in FIG. 3(d).
第4図は本発明の第3図の実施例を示す構成図である。FIG. 4 is a block diagram showing the embodiment of FIG. 3 of the present invention.
第4図において、451〜455はメモリー。In FIG. 4, 451 to 455 are memories.
456は4対1選択回路、457と459,461゜4
63.468はAND回路、465と466はNAND
AND回路4はOR回路、458と460゜462.4
67は反転回路であり、401〜404はキー人力信号
、417〜421はキー出力信号である。メモリー45
1〜454は、それぞれキー人力信号401〜404を
これらキー人力信号の映像表示速度で常時書き込み、常
に更新されたキー信号409〜412をキー信号出力側
の映像表示速度で出力する。456 is a 4-to-1 selection circuit, 457 and 459,461°4
63.468 is an AND circuit, 465 and 466 are NAND
AND circuit 4 is an OR circuit, 458 and 460°462.4
67 is an inverting circuit, 401 to 404 are key input signals, and 417 to 421 are key output signals. memory 45
1 to 454 always write the key human power signals 401 to 404 at the video display speed of these key human power signals, and always output the updated key signals 409 to 412 at the video display speed of the key signal output side.
キー人力信号401〜404は、さらに4対1選択回路
456に入力され、選択信号406により401〜40
4のうち1つが選択されキー信号405となる。このキ
ー信号405はメモリー455に入力され、書き込み制
御信号407が書き込みを許可した時のみその映像表示
速度でメモリー455に書き込まれる。メモリー455
は、キー信号出力側の映像表示速度でキー信号413を
出力する。メモu−455の内容は消去信号408によ
り消去される。414はキー優先度選択信号であり、キ
ー信号409〜412に対するキー信号413の優先度
を決める。つまり、常時更新されるキー信号409〜4
12で位置が示される画像Aと、通常は固定位置を表す
キー信号413で位置が示される画像Bとが合成されて
同一画面上に表示される場合において、画像Aと画像B
が同一位置に重なって表示される場合、ど、ちらの画像
を優先して表示するかを指定する信号である。The key human signals 401 to 404 are further input to a 4-to-1 selection circuit 456, and the selection signals 406
One of the four signals is selected and becomes the key signal 405. This key signal 405 is input to the memory 455, and is written into the memory 455 at the video display speed only when the write control signal 407 permits writing. memory 455
outputs the key signal 413 at the video display speed on the key signal output side. The contents of the memo u-455 are erased by the erase signal 408. A key priority selection signal 414 determines the priority of the key signal 413 relative to the key signals 409 to 412. In other words, the key signals 409 to 4 are constantly updated.
In the case where image A whose position is indicated by 12 and image B whose position is indicated by a key signal 413 that normally indicates a fixed position are combined and displayed on the same screen, image A and image B
This is a signal that specifies which image should be displayed with priority when the two images are displayed overlapping each other at the same position.
本実施例の回路におけるキー優先度選択信号414は、
キー信号409〜412が優先される場合に論理“1”
、キー信号413が優先される場合に論理“0”が入力
される。信号414が論理″0”の場合は、反転回路4
67で“1”となり、NANDAND回路466信号4
13と論理積および反転が行なわれ、信号415が出力
される。すなわち、キー信号413が存在する場合に信
号415の論理が“0”となる。信号415はAND回
路457,459,461,463に入力され、それぞ
れキー信号409,410,411,412をゲートす
る。信号414はNANDAND回路465力されるが
、論理“0′ならば、NANDAND回路465417
は論理“1”となり、AND回路468はスルーとなり
、キー出力信号422としてキー信号413がそのまま
出力される。次に信号414が論理“1”の場合には反
転回路467で反転されて論理“0”がNANDAND
回路466る為信号415は論理“1”となり、AND
回路457,459,461,463に対しゲート作用
は行なわない。また、N A N D回路465におい
ては信号416を反転する回路として作用するようにな
る。すなわち、キー信号409,410゜411.41
2をOR回路464で論理和をとり、その信号416を
反転し信号417とする。つまり、キー信号409,4
10,411,412のいずれかが、存在する場合には
信号417が論理゛0”となりAND回路468に入力
され、キー信号413をゲートすることになる。The key priority selection signal 414 in the circuit of this embodiment is
Logic “1” when key signals 409 to 412 are prioritized
, a logic "0" is input when the key signal 413 is given priority. When the signal 414 is logic "0", the inverting circuit 4
67 becomes “1”, and the NAND AND circuit 466 signal 4
13 and is logically ANDed and inverted, and a signal 415 is output. That is, when the key signal 413 is present, the logic of the signal 415 becomes "0". Signal 415 is input to AND circuits 457, 459, 461, and 463, which gate key signals 409, 410, 411, and 412, respectively. The signal 414 is input to the NAND AND circuit 465, but if the logic is "0", the NAND AND circuit 465417
becomes a logic "1", the AND circuit 468 is turned on, and the key signal 413 is output as it is as the key output signal 422. Next, when the signal 414 is logic "1", it is inverted by the inverting circuit 467 and the logic "0" becomes NANDAND.
Because of the circuit 466, the signal 415 becomes logic “1”, and the AND
No gating is performed on circuits 457, 459, 461, 463. Furthermore, the NAND circuit 465 functions as a circuit that inverts the signal 416. That is, the key signal 409,410°411.41
2 are logically summed by an OR circuit 464, and the resulting signal 416 is inverted to form a signal 417. In other words, the key signal 409,4
If any of the signals 10, 411, and 412 exists, the signal 417 becomes logic "0" and is input to the AND circuit 468, which gates the key signal 413.
AND回路459には、キー信号409を反転回路45
8で反転した信号423も入力され、キー信号410を
ゲートし、キー出力信号419としている。AND回路
461でも同様に信号423が入力され、さらにキー信
号410を反転回路460で反転した信号424も入力
され、キー信号411をゲートし、キー出力信号420
としている。AND回路463でも同様に信号423と
信号424が入力され、さらにキー信号411を反転回
路462で反転した信号425も入力されキー信号41
2をゲートし、キー出力信号421としている。これら
AND回路459゜461.463は、すなわちキー信
号409,410゜411.412に優先順位をつけ、
それぞれキー出力信号418,419,420,421
としているのである。つまり、キー信号409〜412
で位置が示されるそれぞれの画像を合成して表示するう
えで、画面上の同一位置に複数のキー信号が存在する場
合、優先順位により、下位のキー信号をマスクしている
のである。本実施例においては、優先順位はキー信号4
09,410,411,412の順になっており、それ
ぞれの優先度により、上位のキー信号でマスクされ、か
つ信号415でゲートされた信号がキー出力信号418
,419,420゜421となり、出力される。The AND circuit 459 inputs the key signal 409 to the inverting circuit 45.
A signal 423 inverted at 8 is also input, gates the key signal 410, and produces a key output signal 419. A signal 423 is similarly input to the AND circuit 461, and a signal 424 obtained by inverting the key signal 410 by an inverting circuit 460 is also input, gates the key signal 411, and generates a key output signal 420.
It is said that Signals 423 and 424 are similarly input to the AND circuit 463, and a signal 425 obtained by inverting the key signal 411 by the inverting circuit 462 is also input.
2 is gated and used as a key output signal 421. These AND circuits 459°461.463 prioritize the key signals 409, 410°411.412,
Key output signals 418, 419, 420, 421 respectively
It is said that In other words, key signals 409 to 412
When a plurality of key signals exist at the same position on the screen when combining and displaying the respective images whose positions are indicated by , the lower key signals are masked based on the priority order. In this embodiment, the priority is key signal 4.
09, 410, 411, 412, and depending on their respective priorities, the signal masked by the higher key signal and gated by the signal 415 is the key output signal 418.
, 419, 420° 421, and are output.
第5図にキー信号を画面にして見た様子を示す。FIG. 5 shows how the key signal is viewed on the screen.
第5図(1); (2)、 (3)、 (4)、 (5
)はそれぞれキー信号409゜410.411,412
,413を表し、キー優先度選択信号414が論理“0
”の場合のキー出力信号418,419,420,42
1,422を第5図(6)、 (7)、 (8)、 (
9)、 GO)が表す。また、キー優先度選択信号41
4が論理“1”の場合のキー出力信号418.419,
420,421,422の様子を第5図αl)、(Iり
、0■、(14)、(lωに示す。第5図00は、キー
出力信号418,419,420,421,422をす
べてOR回路469で合成したキー出力信号426の様
子である。これらの図から優先度の低いキー信号は優先
度の高いキー信号でマスクされる様子がわかる。たとえ
ば、第5図(6)は(1)が(5)でマスクされた様子
であり、(7)は(2)が(5)と(1)でマスクされ
た様子である。この様にキー信号に優先度を付け、マス
クするということは複数の画像を同一画面に表示する際
に画像の重なる部分での表示する画像を決定することを
意味する。Figure 5 (1); (2), (3), (4), (5
) are key signals 409°410.411,412 respectively
, 413, and the key priority selection signal 414 is logic "0".
” key output signals 418, 419, 420, 42
1,422 in Figure 5 (6), (7), (8), (
9), GO) is represented. In addition, the key priority selection signal 41
Key output signals 418 and 419 when 4 is logic “1”,
420, 421, 422 are shown in Figure 5 αl), (Iri, 0■, (14), (lω). This shows the key output signal 426 synthesized by the OR circuit 469. From these figures, it can be seen that a key signal with a low priority is masked by a key signal with a high priority. For example, FIG. 1) is masked by (5), and (7) is how (2) is masked by (5) and (1). In this way, key signals are prioritized and masked. This means that when displaying multiple images on the same screen, the images to be displayed in the overlapping portions are determined.
本実施例においては、複数のキー信号を優先度によりマ
スクしている。これはすべてのキー信号が同一映像表示
速度で同期している必要があるが、すべてのキー人力信
号に対しメモリーを設け、同一の映像表示速度で読み出
すことによりこれを可能とし、キー信号の合成を行って
いる。In this embodiment, a plurality of key signals are masked by priority. This requires that all key signals be synchronized at the same video display speed, but this is possible by providing a memory for all key human input signals and reading them out at the same video display speed, and combining the key signals. It is carried out.
以上説明したように本発明はキー人力信号を常時書き込
み更新するメモリーと、制御信号によりキー人力信号の
書き込みが制御でき、かつメモリー内容を消去する手段
を有するメモリーと、これら二つのメモリーから出力さ
れるキー信号の論理和をとる手段を持つことにより、あ
る時点で記憶したキー信号と、現時点でのキー信号が同
時に得られ、したがって、キー信号の微小位置調整を容
易に行うことができる。さらに、キー人力信号とキー出
力信号の映像表示速度が異る場合や、複数のキー信号が
非同期で入力される場合などには、本発明によりキー信
号の同期をとり、それらの合成を行うことができる。As explained above, the present invention consists of a memory for constantly writing and updating key human input signals, a memory that can control the writing of key human input signals using a control signal, and has a means for erasing the memory contents, and a memory for outputting data from these two memories. By having a means for calculating the logical sum of the key signals, the key signal stored at a certain point in time and the key signal at the present moment can be obtained simultaneously, and therefore, fine position adjustment of the key signal can be easily performed. Furthermore, in cases where the video display speed of the key input signal and the key output signal are different, or when multiple key signals are input asynchronously, the present invention can synchronize the key signals and synthesize them. Can be done.
第1図は本発明の一実施例のキーメモリー装置を示す構
成図、第2図は本発明の第2の実施例を示す構成図、第
3図(a)、 (b)、 (c)、 (d)は第2の実
施例を説明するためにキー信号を図案化した説明図、第
4図は本発明の第3の実施例を示す構成図、第5図(1
)〜0eは第3図の実施例を説明するためにキー信号を
図案化した説明図、第6図は従来例を示す構成図。
101.201・・・・・・キー人力信号、102・・
・・・・書き込み制御信号、103・・・・・・消去信
号、104゜105.106,205,206,207
・・団・キー出力信号、111,112,215,21
6・・・・・・メモリー、113.217・・・・・・
OR回路、202・・・・・・メモリー216からのキ
ー出力信号の反転信号、203・・・・・・ゲート後の
キー人力信号、204・・団・メモリー216に対する
書き込み制御信号、211・・団・AND回路、212
・・・・・・反転回路、213,214・・・・・・選
択スイッチ、401,402,403,404・・・・
・・キー人力信号、405・・・・・・選択後のキー信
号、406・・・・・・4対1選択回路456に対する
選択信号、407・・・・・・メモリー455に対する
書き込み制御信号、408・・・・・・メモ!J−45
5に対する消去信号、409,410,411,412
,413・・印・メモリーからのキー信号、414・・
・・・・キー優先度選択信号、415・・・・・・キー
ゲート信号、416・・・・・・キー合成信号、417
・・・・・・キーゲート信号、418.419,420
,421,422・・・・・・キー出力信号、423,
424,425・・・・・・キー反転信号、426・・
・・・・キー出力合成信号、451,452゜453.
454,455・・・・・・メモリー、456・・・・
・・4対1選択回路、457,459,461,463
,468・・・・・・AND回路、458,460,4
62,467・・・・・・反転回路、465,466・
・・・・・NANDAND回路9・・・・・・OR回路
、601・・・・・・キー人力信号、602・・・・・
・メモ!J−611に対する書き込み制御信号、603
・・・・・・キー出力信号、611・・・・・・メモリ
ー。
代理人 弁理士 内 原 音
///
茅 I 閲
第 2 凹
(C) (d)第 3 習
(/l r2ν r3p
c4 ノ (5)(AI
(7〕 (g) (9)
(lθ)(II) Cl2)
(13) (lダノ (
/S〕(/l)
$ 5 図Fig. 1 is a block diagram showing a key memory device according to an embodiment of the present invention, Fig. 2 is a block diagram showing a second embodiment of the present invention, and Figs. 3 (a), (b), (c). , (d) is an explanatory diagram in which key signals are stylized to explain the second embodiment, FIG. 4 is a configuration diagram showing the third embodiment of the present invention, and FIG.
) to 0e are explanatory diagrams in which key signals are stylized to explain the embodiment of FIG. 3, and FIG. 6 is a configuration diagram showing a conventional example. 101.201...Key human signal, 102...
...Write control signal, 103...Erase signal, 104°105.106,205,206,207
・Group key output signal, 111, 112, 215, 21
6...Memory, 113.217...
OR circuit, 202...Inverted signal of key output signal from memory 216, 203... Key manual signal after gate, 204... Write control signal for group memory 216, 211... Group/AND circuit, 212
...Inverting circuit, 213, 214... Selection switch, 401, 402, 403, 404...
...key human input signal, 405... key signal after selection, 406... selection signal for 4-to-1 selection circuit 456, 407... write control signal for memory 455, 408...Memo! J-45
Erasing signal for 5, 409, 410, 411, 412
, 413... mark, key signal from memory, 414...
...Key priority selection signal, 415...Key gate signal, 416...Key synthesis signal, 417
...Key gate signal, 418.419,420
,421,422...Key output signal, 423,
424, 425...Key inversion signal, 426...
...Key output composite signal, 451,452°453.
454,455...Memory, 456...
...4-to-1 selection circuit, 457, 459, 461, 463
,468...AND circuit, 458,460,4
62,467...Inversion circuit, 465,466...
...NAND AND circuit 9...OR circuit, 601...Key human input signal, 602...
・Memo! Write control signal for J-611, 603
...Key output signal, 611...Memory. Agent Patent Attorney Uchihara Oto
c4 ノ (5) (AI
(7) (g) (9)
(lθ) (II) Cl2)
(13) (l Dano (
/S〕(/l) $ 5 Figure
Claims (1)
ー手段と、入力されるキー信号をメモリーに書き込むタ
イミングを制御する手段と、該手段により書き込み制御
される第2のメモリー手段と、該第2のメモリー手段の
記憶内容を消去する手段と、該第2のメモリー手段から
出力されるキー出力信号と、前記第1メモリー手段から
出力されるキー出力信号の論理和を得る手段を有するこ
とを特徴とするキーメモリー装置。a first memory means for successively storing and updating input key signals; a means for controlling the timing of writing input key signals into the memory; a second memory means whose writing is controlled by the means; It has means for erasing the memory contents of the second memory means, and means for obtaining the logical sum of the key output signal output from the second memory means and the key output signal output from the first memory means. A key memory device featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63035941A JPH0817460B2 (en) | 1987-02-20 | 1988-02-17 | Key memory device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-37330 | 1987-02-20 | ||
JP3733087 | 1987-02-20 | ||
JP63035941A JPH0817460B2 (en) | 1987-02-20 | 1988-02-17 | Key memory device |
Publications (3)
Publication Number | Publication Date |
---|---|
JPS64869A JPS64869A (en) | 1989-01-05 |
JPH01869A true JPH01869A (en) | 1989-01-05 |
JPH0817460B2 JPH0817460B2 (en) | 1996-02-21 |
Family
ID=26374956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63035941A Expired - Lifetime JPH0817460B2 (en) | 1987-02-20 | 1988-02-17 | Key memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0817460B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56111380A (en) * | 1980-02-06 | 1981-09-03 | Matsushita Electric Ind Co Ltd | Effect generation device |
JPS61161875A (en) * | 1985-01-11 | 1986-07-22 | Nec Corp | Miller effect generating system |
-
1988
- 1988-02-17 JP JP63035941A patent/JPH0817460B2/en not_active Expired - Lifetime
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