JPH0120430B2 - - Google Patents
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- JPH0120430B2 JPH0120430B2 JP58105596A JP10559683A JPH0120430B2 JP H0120430 B2 JPH0120430 B2 JP H0120430B2 JP 58105596 A JP58105596 A JP 58105596A JP 10559683 A JP10559683 A JP 10559683A JP H0120430 B2 JPH0120430 B2 JP H0120430B2
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- display
- plane
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は画像メモリとして書込み専用メモリプ
レーンと読出し専用メモリプレーンとを具えたデ
ータ処理装置で、メモリプレーンの個数を減少し
効率よく所定の表示画面を作成することのできる
画像メモリ制御方式に関するものである。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention is a data processing device equipped with a write-only memory plane and a read-only memory plane as an image memory, which reduces the number of memory planes and efficiently displays a predetermined display. This invention relates to an image memory control method that can create screens.
(2) 従来技術と問題点
従来、画像メモリに画像や文字を高速に書込む
ためにはアクセスタイムの短いメモリを使用す
る、書込み専用メモリ、読出し専用メモリを用
いて書込み可能時間を多くすることにより高速化
することが考えられる。(2) Conventional technology and problems Conventionally, in order to write images and characters to image memory at high speed, memory with short access time is used, or write-only memory or read-only memory is used to increase the writeable time. It is conceivable that the speed can be increased by
しかし、これら両方とも価格と形状の増大を招
く欠点がある。 However, both of these have the disadvantage of increasing cost and size.
第1図は従来のの方式の書込み、読出し専用
メモリプレーンをもつ装置における画像メモリの
アクセスの方法である。 FIG. 1 shows a method of accessing image memory in a device having a conventional write/read only memory plane.
同図において、1はベクトルジエネレータなど
から書込むための書込みアドレス計算回路、2は
表示用アドレス計算回路、3は書込み専用メモリ
プレーンから読出し専用メモリプレーンへ書込み
を行なうための転送アドレス計算回路、4a〜4
nは各書込み専用メモリプレーン、5a〜5nは
4a〜4nに対応した読出し専用メモリプレー
ン、6aは書込み用アドレスと転送アドレスを切
替えるマルチプレクサ、6bは表示用アドレスと
転送アドレスを切替えるマルチプレクサである。
7はマルチプレクサを制御するタイミング制御回
路、さらに8は優先表示や重畳表示を実現させる
ための表示制御回路である。それぞれの図形情報
は制御情報により書込むべきメモリが書込み専用
メモリプレーン4a〜4nの中から選択され、ア
ドレス計算回路1で計算されたアドレスがマルチ
プレクサ6aを経由して与えられ、書込み専用メ
モリプレーン4a〜4nに書込まれる。書込み専
用メモリプレーン4a〜4nが上記のことを行な
つている間に、読出し専用メモリプレーン5a〜
5nは表示用アドレス計算回路2によつて計算さ
れたアドレスがマルチプレクサ6bを経由して与
えられ、データの表示を行なつている。 In the figure, 1 is a write address calculation circuit for writing from a vector generator etc., 2 is a display address calculation circuit, 3 is a transfer address calculation circuit for writing from a write-only memory plane to a read-only memory plane, 4a-4
n is each write-only memory plane, 5a to 5n are read-only memory planes corresponding to 4a to 4n, 6a is a multiplexer for switching between a write address and a transfer address, and 6b is a multiplexer for switching between a display address and a transfer address.
7 is a timing control circuit for controlling the multiplexer, and 8 is a display control circuit for realizing priority display and superimposed display. The memory to be written in each graphical information is selected from among the write-only memory planes 4a to 4n based on the control information, and the address calculated by the address calculation circuit 1 is given via the multiplexer 6a, and the memory to be written is selected from the write-only memory planes 4a to 4n. ~4n. While the write-only memory planes 4a-4n are doing the above, the read-only memory planes 5a-4n are
5n is supplied with an address calculated by the display address calculation circuit 2 via the multiplexer 6b, and displays data.
これらの書込みと表示は独立に行なわれてい
る。表示をしない水平および垂直フライバツクの
時間に、書込み専用プレーン4a〜4nへの書込
みを一旦中断し、マルチプレクサ6a,6bを切
替えて転送アドレスを用いてそれぞれの書込み専
用メモリプレーン4a〜4nから対応する読出し
専用メモリプレーン5a〜5nへデータを転送す
る。読出し専用メモリプレーン5a〜5nから出
力されたデータD1,D2,…,Doは表示制御回路
8に入力され、優先表示や重畳表示の制御に応じ
て変換されてブラウン管等の表示部に送られる。 These writing and display are performed independently. During the horizontal and vertical flyback times when no display is performed, writing to the write-only planes 4a to 4n is temporarily interrupted, and the multiplexers 6a and 6b are switched to read corresponding data from the respective write-only memory planes 4a to 4n using the transfer address. Data is transferred to the dedicated memory planes 5a to 5n. The data D 1 , D 2 , ..., Do output from the read-only memory planes 5a to 5n are input to the display control circuit 8, converted according to priority display or superimposed display control, and sent to a display unit such as a cathode ray tube. Sent.
この方式では書込み専用メモリプレーンと読出
し専用メモリプレーンが設計意図にもよるがそれ
ぞれ各色、文字、画像など別に必要となるので価
格的にも形状的にも非常に大きなものとなる。 In this method, a write-only memory plane and a read-only memory plane are required for each color, character, image, etc., depending on the design intention, and therefore, it becomes very large in terms of price and shape.
(3) 発明の目的
本発明の目的は画像メモリとして書込み専用メ
モリプレーンと読出し専用メモリプレーンとを具
えた装置で、メモリプレーンの個数を減少しかつ
図形の優先表示の機能をもたせて高速表示できる
画像メモリ制御方式を提供することである。(3) Object of the Invention The object of the present invention is to provide a device that is equipped with a write-only memory plane and a read-only memory plane as an image memory, which can reduce the number of memory planes and provide a function of priority display of figures, thereby enabling high-speed display. An object of the present invention is to provide an image memory control method.
(4) 発明の構成
前記目的を達成するため、本発明の画像メモリ
制御方式は画像メモリとして、書込み専用メモリ
と、読出し専用メモリと、両メモリ間に設けられ
たデータ転送制御回路とを具え、書込み専用メモ
リへのデータの書込みと読出し専用メモリからの
情報の読出しが独立して行なわれ、かつ書込み専
用メモリから読出し専用メモリへのデータ転送
を、表示器の水平および垂直帰線期間内に行なわ
れるデータ処理装置において、
前記書込み専用メモリは、文字、画像、表示色
などに応じた複数の書込み専用メモリプレーンよ
りなり、
前記読出し専用メモリは前記複数の書込み専用
メモリに共通の単一の読出し専用メモリプレーン
よりなり、
前記データ転送制御回路は、優先表示指示に基
づく1つの書込み専用メモリプレーンの内容を読
出し専用メモリプレーンに転送することを特徴と
するものである。(4) Structure of the Invention In order to achieve the above object, the image memory control method of the present invention includes, as an image memory, a write-only memory, a read-only memory, and a data transfer control circuit provided between both memories, Writing data to the write-only memory and reading information from the read-only memory are performed independently, and data transfer from the write-only memory to the read-only memory is performed within the horizontal and vertical retrace intervals of the display. In the data processing device, the write-only memory includes a plurality of write-only memory planes corresponding to characters, images, display colors, etc., and the read-only memory includes a single read-only memory plane common to the plurality of write-only memories. The data transfer control circuit is characterized in that the data transfer control circuit transfers the contents of one write-only memory plane to the read-only memory plane based on a priority display instruction.
(5) 発明の実施例
第2図は本発明の実施例の構成説明図である。
同図において、第1図と異なる点は5a〜5nの
読出し専用メモリプレーンと8の表示制御回路の
代りに、11の転送制御回路と12の単一の読出
し専用メモリプレーンとしたことである。他の構
成は第1図のとおりである。(5) Embodiment of the invention FIG. 2 is an explanatory diagram of the configuration of an embodiment of the invention.
This figure differs from FIG. 1 in that instead of the read-only memory planes 5a to 5n and the display control circuit 8, there are 11 transfer control circuits and 12 single read-only memory planes. The other configuration is as shown in FIG.
前述のように、各色、文字、画像別など設計意
図によつて設けられた書込み専用メモリプレーン
から出力されるデータに対し、転送制御回路11
により優先表示を可能とする変換を行なう。 As mentioned above, the transfer control circuit 11 handles data output from write-only memory planes provided according to design intentions such as for each color, character, and image.
Conversion is performed to enable preferential display.
すなわち、書込み専用メモリプレーンから出力
されるデータDw1〜Dwoは変換式D0=f(Du1、
Dw2、…、Dwo)により変換出力D0で示す唯一の
データが得られ、読出し専用メモリプレーンとし
て共通の単一のメモリプレーン12とすることが
可能となる。この転送制御を行なうには、図には
記載のない情報処理装置からアドレス対応に制御
属性を与えるか、または書込み専用メモリプレー
ンにアドレス対応の制御属性を書込んだプレーン
を追加して制御を行なうこともできる。何れにし
ても、関数fは設計者の意図により設計される。
そしてfをいくつか用意して制御信号で優先表示
等に切替えて実施することができる。 That is, the data D w1 to D wo output from the write-only memory plane is calculated using the conversion formula D 0 = f(D u1 ,
D w2 , . . . , D wo ), a unique data indicated by the conversion output D 0 is obtained, and it becomes possible to use a common single memory plane 12 as a read-only memory plane. To perform this transfer control, an information processing device (not shown in the figure) must assign a control attribute to the address correspondence, or a write-only memory plane must be added with a plane in which a control attribute corresponding to the address has been written. You can also do that. In any case, the function f is designed according to the designer's intention.
Then, it is possible to prepare several f's and switch to priority display or the like using a control signal.
このための制御用書込み専用メモリプレーンを
もつたとしても、読出し専用メモリプレーンを単
一とした効果により大幅にメモリを減少させるこ
とができる。 Even if a write-only memory plane for control is provided, the memory capacity can be significantly reduced due to the effect of having a single read-only memory plane.
さらにカラー画像を対象とした装置のように、
複数の書込み専用プレーンとそれらの共通の単一
読出し専用プレーンとを複数セツト具えた装置に
おいても、今まで説明したことが適用される。 Furthermore, like devices for color images,
What has been described above also applies to devices with multiple sets of write-only planes and their common single read-only plane.
(6) 発明の効果
以上説明したように、本発明によれば、各書込
専用メモリプレートの外、転送制御回路と単一の
読出し専用メモリプレーンとを具えることによ
り、少ないメモリプレーン個数で高速の書込速度
を維持することができるので、回路の簡単化に効
果があり、価格容積の低減に寄与するところが大
きいものである。(6) Effects of the Invention As explained above, according to the present invention, by providing a transfer control circuit and a single read-only memory plane in addition to each write-only memory plate, it is possible to reduce the number of memory planes. Since it is possible to maintain a high writing speed, it is effective in simplifying the circuit and greatly contributes to reducing the cost and volume.
第1図は従来例の構成説明図、第2図は本発明
の実施例の構成説明図であり、図中1は書込みア
ドレス計算回路、2は表示用アドレス計算回路、
3は転送用アドレス計算回路、4a〜4nは書込
専用メモリプレーン、6a,6bはマルチプレク
サ、7はタイミング制御回路、11は転送制御回
路、12は読出し専用メモリプレーンを示す。
FIG. 1 is an explanatory diagram of the configuration of a conventional example, and FIG. 2 is an explanatory diagram of the configuration of an embodiment of the present invention, in which 1 is a write address calculation circuit, 2 is a display address calculation circuit,
3 is a transfer address calculation circuit, 4a to 4n are write-only memory planes, 6a and 6b are multiplexers, 7 is a timing control circuit, 11 is a transfer control circuit, and 12 is a read-only memory plane.
Claims (1)
出し専用メモリと、両メモリ間に設けられたデー
タ転送制御回路とを具え、書込み専用メモリへの
データの書込みと読出し専用メモリからの情報の
読出しが独立して行なわれ、かつ書込み専用メモ
リから読出し専用メモリへのデータ転送を、表示
器の水平および垂直帰線期間内に行なわれるデー
タ処理装置において、 前記書込み専用メモリは、文字、画像、表示色
などに応じた複数の書込み専用メモリプレーン4
a〜4nよりなり、 前記読出し専用メモリは前記複数の書込み専用
メモリに共通の単一の読出し専用メモリプレーン
12よりなり、 前記データ転送制御回路11は、優先表示指示
に基づく1つの書込み専用メモリプレーンの内容
を読出し専用メモリプレーンに転送することを特
徴とする画像メモリ制御方式。[Claims] 1. The image memory includes a write-only memory, a read-only memory, and a data transfer control circuit provided between the two memories, and is capable of writing data to the write-only memory and reading data from the read-only memory. In a data processing device in which reading of information is performed independently and data transfer from a write-only memory to a read-only memory is performed during horizontal and vertical retrace periods of a display, the write-only memory is configured to store characters, Multiple write-only memory planes 4 depending on images, display colors, etc.
a to 4n, the read-only memory is composed of a single read-only memory plane 12 common to the plurality of write-only memories, and the data transfer control circuit 11 is configured to select one write-only memory plane based on a priority display instruction. An image memory control method characterized in that the contents of the image are transferred to a read-only memory plane.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58105596A JPS59229593A (en) | 1983-06-13 | 1983-06-13 | Image memory control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58105596A JPS59229593A (en) | 1983-06-13 | 1983-06-13 | Image memory control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59229593A JPS59229593A (en) | 1984-12-24 |
JPH0120430B2 true JPH0120430B2 (en) | 1989-04-17 |
Family
ID=14411876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58105596A Granted JPS59229593A (en) | 1983-06-13 | 1983-06-13 | Image memory control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59229593A (en) |
Families Citing this family (6)
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---|---|---|---|---|
JPS61219080A (en) * | 1985-03-25 | 1986-09-29 | 株式会社日立製作所 | Fast development of character |
JPS62151895A (en) * | 1985-12-26 | 1987-07-06 | パイオニア株式会社 | Image output unit |
JPS63104084A (en) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Crt controller |
JP2549642B2 (en) * | 1986-12-26 | 1996-10-30 | 株式会社東芝 | Image processing device |
JP2758399B2 (en) * | 1987-11-19 | 1998-05-28 | 三菱電機株式会社 | Image memory |
JPH0264597A (en) * | 1988-08-31 | 1990-03-05 | Oki Electric Ind Co Ltd | Display data transfer control system |
-
1983
- 1983-06-13 JP JP58105596A patent/JPS59229593A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59229593A (en) | 1984-12-24 |
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