JPH0155503B2 - - Google Patents

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JPH0155503B2
JPH0155503B2 JP14286081A JP14286081A JPH0155503B2 JP H0155503 B2 JPH0155503 B2 JP H0155503B2 JP 14286081 A JP14286081 A JP 14286081A JP 14286081 A JP14286081 A JP 14286081A JP H0155503 B2 JPH0155503 B2 JP H0155503B2
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JP
Japan
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character
memory
circuit
signal
data
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JP14286081A
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Hiroyoshi Kiuchi
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Publication of JPH0155503B2 publication Critical patent/JPH0155503B2/ja
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10Complex mathematical operations
    • G06F17/11Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems

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  • General Engineering & Computer Science (AREA)
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  • Document Processing Apparatus (AREA)

Description

【発明の詳細な説明】 この発明は、小型電子式計算機などにおいて、
文字を含む式を変換可能とした文字式処理装置に
関する。
[Detailed Description of the Invention] This invention provides a compact electronic calculator, etc.
The present invention relates to a character expression processing device capable of converting expressions containing characters.

近年、小型電子式計算機は高級化が進み、三角
関数、指数関数などの関数計算以外にも数値積
分、微分方程式などのような比較的複雑な関数計
算を可能としたものが実用化されている。
In recent years, small electronic calculators have become more sophisticated, and in addition to calculating functions such as trigonometric functions and exponential functions, models that can perform relatively complex function calculations such as numerical integration and differential equations have become commercially available. .

しかしながら、この種のものは、あくまで数値
計算を行なうものであつて文字を含んだ式の計算
までも可能とするものではない。また、大型電子
式計算機では、文字式を処理するための全く新規
なシステムが研究されているものの、構成の複雑
かつ大型化、コスト高などにより、とても小型電
子式計算機に適用することは不可能である。
However, this type of system only performs numerical calculations, and cannot even calculate expressions that include characters. Furthermore, although completely new systems for processing character expressions are being researched for large electronic calculators, it is impossible to apply them to very small electronic calculators due to their complex configuration, large size, and high cost. It is.

この発明は、上述した点の鑑みてなされたもの
で、その目的とするところは、簡単な構成によつ
て文字式を処理することができ、小型電子式計算
機にも適用可能な文字式処理装置を提供すること
にある。
The present invention has been made in view of the above-mentioned points, and its purpose is to provide a character expression processing device that can process character expressions with a simple configuration and is applicable to small electronic calculators. Our goal is to provide the following.

以下、この発明を図面に示す一実施例にもとづ
いて具体的に説明する。なお、本実施例では、文
字式の処理として不定積分を実行する場合を例に
示している。第1図は本実施例を適用した小型電
子式計算機の外観を示している。この小型電子式
計算機には、通常の計算機に備えられているテン
キー□0〜□9、小数点キー□・、四則演算キー□÷、
□×,□−,□+、イコールキー□=、サインチエンジ

ー□+、クリア/オールクリアキーC/ACのほか
に、所定の文字式を入力するための各種のキーが
備えられている。すなわち、積分記号(インテグ
ラル)を指定するキー□∫、変数xを指定するキー
□x、xの微小変化を指定するキーdx、データA
のn乗を指定するキーAn、自然対数の底を指定
するキー□e、データAの逆数を指定するキー1/
A、正弦を指定するキーsin、余弦を指定するキ
ーcos、正接を指定するキーtan、カツコを指定す
るキー□(および□)、常用対数を指定するキーlog、
変数(a,b,c,n)の入力を指定するキー□F
を有する。そして、テンキー□9は変数a、テンキ
ー□6は変数b、テンキー□3は変数c、小数点キー
□・は変数nを指定するキーとして兼用されてお
り、キー□Fを操作したのちテンキー□9,□6,□3

小数点キー□・を操作することで、変数a,b,
c,nを入力可能となつている。なお、第1図に
は、表示装置に文字式(不定積分の計算式)がデ
ジタル表示されている状態を示している。ここ
で、表示「↑4」は「4」のべき乗を表わす。
Hereinafter, the present invention will be specifically explained based on an embodiment shown in the drawings. In this embodiment, an example is shown in which an indefinite integral is executed as processing of a character expression. FIG. 1 shows the external appearance of a small electronic calculator to which this embodiment is applied. This small electronic calculator has a numeric keypad □0 to □9, a decimal point key □・, four arithmetic operation keys □÷,
In addition to □×, □-, □+, equal key □=, sign change key □+, and clear/all clear keys C/AC, various keys are provided for inputting predetermined character expressions. In other words, the key □∫ to specify the integral symbol, the key □x to specify the variable x, the key dx to specify the minute change in x, and the data A.
Key A n to specify the n-th power of
A, the key sin to specify the sine, the key cos to specify the cosine, the key tan to specify the tangent, the key □ (and □) to specify the cut, the key log to specify the common logarithm,
Key to specify input of variables (a, b, c, n) □F
has. The numeric keypad □9 is also used as a key to specify variable a, the numeric keypad □6 is variable b, the numeric keypad 3 is a variable c, and the decimal point key □・ is used as a key to specify variable n. After operating key □F, numeric keypad □9 ,□6,□3
,
By operating the decimal point key □・, variables a, b,
It is possible to input c and n. Note that FIG. 1 shows a state in which a character formula (calculation formula for an indefinite integral) is digitally displayed on a display device. Here, the display "↑4" represents the power of "4".

第2図は、小型電子式計算機の要部を示すシス
テム構成図である。キーボード1はタイミング回
路2から与えられるサンプリング信号にしたがつ
て操作キーが走査され、操作キーに対応するキー
コードを出力して入力回路3に与えると共に、キ
ー操作毎にキー有信号を出力して制御回路4に与
える。入力回路3は入力レジスタ、キーエンコー
ダおよび表示レジスタを有し、キーボード1から
のキーコードをエンコードし、操作キーに対応す
る入力データを出力してゲート回路G1を介し、
データメモリ5に供給すると共に、“An=−1”、
“dx”、“∫”信号を出力して制御回路4に供給す
る。なお、“An=−1”信号は、キーAnを操作
し、次いで「1」を置数し、続いてキー□±を操作
したときに出力される信号であり、また、“dx”
信号はキーdxが操作されたときに出力される信
号であり、更に、“∫”信号はキー□∫が操作され
たときに出力される信号である。
FIG. 2 is a system configuration diagram showing the main parts of the small electronic calculator. The keyboard 1 scans the operation keys according to the sampling signal given from the timing circuit 2, outputs a key code corresponding to the operation key and gives it to the input circuit 3, and outputs a key presence signal for each key operation. It is given to the control circuit 4. The input circuit 3 has an input register, a key encoder, and a display register, encodes the key code from the keyboard 1, outputs input data corresponding to the operation keys, and outputs the input data corresponding to the operation keys via the gate circuit G1.
In addition to supplying data to the data memory 5, "A n =-1",
“dx” and “∫” signals are output and supplied to the control circuit 4. Note that the "A n = -1" signal is a signal that is output when the key A n is operated, then "1" is entered, and then the key □± is operated, and "dx"
The signal is a signal that is output when the key dx is operated, and the "∫" signal is a signal that is output when the key □∫ is operated.

また、制御回路4は、電源オン時にキー入力指
令を出してキーボード1に与え、キーボード1か
らキー有信号が与えられるのを待機し、そしてキ
ー有信号を受け取るキー判断指令を出力して入力
回路3に与え、入力回路3から送られてくる
“An=−1”、“dx”、“∫”信号を判断する。ま
た、制御回路4はキーボード1からキー有信号が
与えられる毎にゲート回路G1を開成させるため
のゲート信号、換言すれば、データメモリ5に入
力回路3からの入力データを書込ませる書込み指
令を出力する。更に、制御回路4は文字化指令を
出力し、変換回路6に動作指令として与える。
In addition, the control circuit 4 issues a key input command and gives it to the keyboard 1 when the power is turned on, waits for a key presence signal to be given from the keyboard 1, and outputs a key judgment command to receive the key presence signal and outputs a key judgment command to the input circuit. 3, and judges the "A n =-1", "dx", and "∫" signals sent from the input circuit 3. The control circuit 4 also issues a gate signal to open the gate circuit G1 every time a key presence signal is given from the keyboard 1, in other words, a write command to write the input data from the input circuit 3 into the data memory 5. Output. Furthermore, the control circuit 4 outputs a characterization command and gives it to the conversion circuit 6 as an operation command.

この変換回路6には入力回路3から“∫”信号
も与えられている。そして、変換回路6はデータ
メモリ5から送られてくるデータが数値であるか
否かを判断し、数値であれば、入力順に文字a,
b,cのデータに変換し、キーAnに対応するデ
ータのあとの数値は文字nのデータに変換して文
字化するようになつている。そして、変換回路6
はデータメモリ5から送られてくるデータが文字
であればそのまま文字メモリ7に送り、また、数
値であれば文字化して文字メモリ7に送ると共に
変数メモリ8に数値をそのまま送るようになつて
いる。これら文字メモリ7および変数メモリ8に
書込まれたデータは、文字式処理回路9に与えら
れる。
The conversion circuit 6 is also given a “∫” signal from the input circuit 3. Then, the conversion circuit 6 determines whether the data sent from the data memory 5 is a numerical value, and if it is a numerical value, the characters a,
The data is converted into b and c data, and the numerical value after the data corresponding to key A n is converted into character n data and converted into characters. And the conversion circuit 6
If the data sent from the data memory 5 is a character, it is sent as is to the character memory 7, and if it is a number, it is converted into characters and sent to the character memory 7, and the value is sent as is to the variable memory 8. . The data written in these character memory 7 and variable memory 8 are given to a character expression processing circuit 9.

この文字式処理回路9は制御回路4から積分指
令が与えられると、文字メモリ7および変数メモ
リ8からのデータを読取つて積分し、その結果デ
ータを入力回路3に与えると共に、積分計算の実
行可・不可を示すFOUND信号、エラー信号を出
力して制御回路4に与えるものである。また、文
字式処理回路9は変数の種類を示すデータを出力
し、変数メモリ8に与える。なお、文字式処理回
路9から出力される結果データは、入力回路3か
ら送出され、表示出力される。
When this character expression processing circuit 9 receives an integration command from the control circuit 4, it reads and integrates the data from the character memory 7 and the variable memory 8, provides the resulting data to the input circuit 3, and executes the integral calculation.・It outputs a FOUND signal indicating failure and an error signal and gives them to the control circuit 4. Further, the character expression processing circuit 9 outputs data indicating the type of variable and supplies it to the variable memory 8. Note that the result data output from the character expression processing circuit 9 is sent from the input circuit 3 and output for display.

また、タイミング回路2は、システムクロツク
φ1,φ2及び所定のレジスタ間でデータを転送す
るときに必要なクロツクWPを出力する。
Further, the timing circuit 2 outputs system clocks φ 1 and φ 2 and a clock WP necessary for transferring data between predetermined registers.

次に、変換回路6の詳細を第3図を参照して説
明する。データメモリ5からのデータはデコーダ
6―1に与えられる。このデコーダ6―1は制御
回路4から文字化指令が与えられることにより動
作し、データメモリ5からのデータをデコードす
る。すなわち、デコーダ6―1はデータメモリ5
からのデータが数値であるときには信号d1、キー
Anに対応するデータであるときは信号d2、数値
以外のその他のデータであるときには信号d3
夫々出力すると共に、入力されたデータをデータ
Dとして出力する。
Next, details of the conversion circuit 6 will be explained with reference to FIG. Data from data memory 5 is provided to decoder 6-1. This decoder 6-1 operates upon being given a character conversion command from the control circuit 4, and decodes data from the data memory 5. That is, the decoder 6-1 uses the data memory 5
When the data from is numeric, signal d 1 , key
When the data corresponds to A n , the signal d 2 is output, and when the data is other than numerical values, the signal d 3 is output, and the input data is output as data D.

上記信号d1はアンドゲート6―2を介して4進
カウンタ6―3にインクリメント信号INCとして
与えられる。この4進カウンタ6―3はインクリ
メント信号INCが与えられる毎に、その内容が
「1」,「2」,「3」の如く順次カウントアツプさ
れ、その内容に対応する信号“1”,“2”,“3”
を出力して対応するアンドゲート6―4〜6―6
を開成させる。しかして、4進カウンタ6―3の
内容が「1」のときには、デコーダ6―1からの
信号d1がアンドゲート6―4を介してゲート回路
G6―1にゲート制御信号として与えられる。こ
の結果、コード発生回路6―7によつて生成され
た文字aのコードがゲート回路G6―1を介して
文字メモリ7へ送出され、文字メモリ7の所定ア
ドレスに記憶される。また、4進カウンタ6―3
の内容が「2」のときには、デコーダ6―1から
の信号d1がアンドゲート6―5を介してゲート回
路G6―2にゲート制御信号として与えられる。
この結果、コード発生回路6―8によつて生成さ
れた文字bのコードがゲート回路G6―2を介し
て文字メモリ7に送出され、文字メモリ7の所定
アドレスに記憶される。同様に、4進カウンタ6
―3の内容が「3」のときには、デコーダ6―1
からの信号d1がアンドゲート6―6を介してゲー
ト回路G6―3にゲート制御信号として与えられ
る。この結果、コード発生回路6―9によつて生
成された文字Cのコードがゲート回路G6―3を
介して文字メモリ7へ送出され、文字メモリ7の
所定アドレスに記憶される。すなわち、データメ
モリ5からのデータが、数値であれば、入力され
た順に数値をa,b,cのコードに変換し、文字
化するようになつている。したがつて、本実施例
では、1つの文字式に最大3つの数値が含まれて
いるものであつても、文字化が可能となつてい
る。
The signal d 1 is applied as an increment signal INC to a quaternary counter 6-3 via an AND gate 6-2. Each time the increment signal INC is applied to the quaternary counter 6-3, the contents are sequentially counted up as "1", "2", and "3", and the corresponding signals "1" and "2" are counted up. ”, “3”
Output the corresponding AND gates 6-4 to 6-6
to be established. Thus, when the content of the quaternary counter 6-3 is "1", the signal d1 from the decoder 6-1 is applied as a gate control signal to the gate circuit G6-1 via the AND gate 6-4. As a result, the code for the character a generated by the code generation circuit 6-7 is sent to the character memory 7 via the gate circuit G6-1 and stored at a predetermined address in the character memory 7. In addition, the quaternary counter 6-3
When the content of is "2", the signal d1 from the decoder 6-1 is given as a gate control signal to the gate circuit G6-2 via the AND gate 6-5.
As a result, the code for the character b generated by the code generation circuit 6-8 is sent to the character memory 7 via the gate circuit G6-2 and stored at a predetermined address in the character memory 7. Similarly, the quaternary counter 6
- When the content of 3 is "3", decoder 6-1
The signal d 1 from the gate circuit G6-3 is applied as a gate control signal to the gate circuit G6-3 via the AND gate 6-6. As a result, the code for the character C generated by the code generation circuit 6-9 is sent to the character memory 7 via the gate circuit G6-3 and stored at a predetermined address in the character memory 7. That is, if the data from the data memory 5 is a numerical value, the numerical value is converted into codes a, b, and c in the order in which it is input, and converted into characters. Therefore, in this embodiment, even if one character expression contains a maximum of three numerical values, it is possible to convert it into characters.

また、デコーダ6―1から出力される信号d2
は、SR型フリツプフロツプ6―10のセツト入
力端子Sに与えられ、このフリツプフロツプ6―
10をセツトさせる信号である。このフリツプフ
ロツプ6―10のリセツト出力は、アンドゲー
ト6―2に、また、そのセツト出力Qは、アンド
ゲート6―11に夫々ゲート制御信号として与え
られる。しかして、フリツプフロツプ6―10が
セツトされたのちはデコーダ6―1から出力され
る信号d1は、アンドゲート6―11を介してゲー
ト回路6―4に与えられ、これを開成する。この
結果、コード発生回路6―12によつて生成され
た文字nのコードがゲート回路G6―4を介して
文字メモリ7へ送出され、文字メモリ7の所定ア
ドレスに記憶される。したがつて、キーAnを操
作した後に入力された数値は、文字nのコードに
変換し、符号化するようになつている。これと同
時に、ゲート回路G6―4から出力されるコード
発生回路6―12の文字nのコードは、オアゲー
ト6―13に供給され、前記フリツプフロツプ6
―10をリセツトする。
In addition, the signal d 2 output from the decoder 6-1
is applied to the set input terminal S of the SR type flip-flop 6-10.
This is a signal to set 10. The reset output of flip-flop 6-10 is applied to AND gate 6-2, and its set output Q is applied to AND gate 6-11 as a gate control signal. After the flip-flop 6-10 is set, the signal d1 output from the decoder 6-1 is applied to the gate circuit 6-4 via the AND gate 6-11 to open it. As a result, the code for the character n generated by the code generation circuit 6-12 is sent to the character memory 7 via the gate circuit G6-4 and stored at a predetermined address in the character memory 7. Therefore, the numerical value input after operating the key A n is converted into a code of the character n and encoded. At the same time, the code of the letter n of the code generating circuit 6-12 outputted from the gate circuit G6-4 is supplied to the OR gate 6-13, and
-Reset 10.

また、デコーダ6―1から出力される信号d3
ゲート回路G6―5にゲート制御信号として与え
られ、これを開成させる信号である。この結果、
デコーダ6―1から出力されるデータDは、ゲー
ト回路G6―5を介して文字メモリ7へ送出さ
れ、文字メモリ7の所定アドレスに記憶される。
したがつて、数値以外の文字はそのまま文字メモ
リ7に記憶されるようになつている。
Further, the signal d3 outputted from the decoder 6-1 is given to the gate circuit G6-5 as a gate control signal, and is a signal for opening the gate circuit G6-5. As a result,
Data D output from the decoder 6-1 is sent to the character memory 7 via the gate circuit G6-5 and stored at a predetermined address in the character memory 7.
Therefore, characters other than numerical values are stored in the character memory 7 as they are.

一方、デコーダ6―1から出力されるデータD
は、変数メモリ8へ送出されて書込まれる。この
場合、アンドゲート6―4〜6―6、6―11の
出力信号が、変数a,b,c,nの種類を指定す
る指定信号として変数メモリ8に与えられる。こ
の指定信号が変数メモリ8に与えられることによ
り、変数メモリ8の所定アドレスには、デコーダ
6―1から出力される数値データDが上記指定信
号にしたがつて変数a,b,c,n毎に書込まれ
る。
On the other hand, data D output from the decoder 6-1
is sent to variable memory 8 and written. In this case, the output signals of the AND gates 6-4 to 6-6 and 6-11 are applied to the variable memory 8 as designation signals that designate the types of variables a, b, c, and n. By giving this designation signal to the variable memory 8, the numerical data D output from the decoder 6-1 is stored in the predetermined address of the variable memory 8 for each variable a, b, c, n according to the designation signal. written to.

次に、第4図を参照して文字式処理回路9の詳
細を説明する。なお、第4図は文字式処理回路9
のほかに変数メモリ8も示している。図中9―1
は辞書メモリであり、導関数メモリ9―1Aと原
始関数メモリ9―1Bとを有している。
Next, details of the character expression processing circuit 9 will be explained with reference to FIG. In addition, FIG. 4 shows the character expression processing circuit 9.
In addition to , variable memory 8 is also shown. 9-1 in the diagram
is a dictionary memory, which includes a derivative memory 9-1A and a primitive function memory 9-1B.

この辞書メモリ9―1には、第5図に示すよう
な内容が予め記憶されている。すなわち、第5図
において左欄は、導関数メモリ9―1Aの記憶内
容を示し、また、右欄は原始関数メモリ9―1B
の記憶内容を示している。たとえば、導関数メモ
リ9―1Aには23種類の文字式a,x,ax,x
↑n……e↑(ax),a↑xが記憶されており、
また、原始関数メモリ9―1Bには上述した導関
数の文字式を積分して得られた対応文字式、つま
り、ax,1/2x↑2,a/2x↑2,1/n+1x
↑n+1……1/ae↑(ax),1/loga a ↑
xが記憶されている。
This dictionary memory 9-1 stores in advance the contents as shown in FIG. That is, in FIG. 5, the left column shows the memory contents of the derivative function memory 9-1A, and the right column shows the memory contents of the primitive function memory 9-1B.
It shows the memory contents of. For example, derivative memory 9-1A contains 23 types of character expressions a, x, ax, x.
↑n...e↑(ax), a↑x are memorized,
The primitive function memory 9-1B also contains the corresponding character expressions obtained by integrating the character expressions of the derivatives described above, that is, ax, 1/2x↑2, a/2x↑2, 1/n+1x
↑n+1...1/ae↑(ax), 1/loga a ↑
x is memorized.

そして、導関数メモリ9―1Aの内容は、バツ
フア9―2に書込まれたのち比較回路9―3に被
比較データとして供給される。この比較回路9―
3には文字メモリ7から読出された内容がバツフ
ア9―4を介して比較データとして供給されてい
る。そして、比較回路9―3はアンドゲート9―
5から出力される比較指令にしたがつて動作し、
バツフア9―2に書込まれている導関数メモリ9
―1Aの内容とバツフア9―4に書込まれている
文字メモリ7の内容との一致・不一致を示す信号
を出力するようになつている。
The contents of the derivative memory 9-1A are written into the buffer 9-2 and then supplied to the comparison circuit 9-3 as data to be compared. This comparison circuit 9-
3 is supplied with the contents read from the character memory 7 as comparison data via a buffer 9-4. And the comparison circuit 9-3 is an AND gate 9-
It operates according to the comparison command output from 5,
Derivative function memory 9 written in buffer 9-2
-1A and the contents of the character memory 7 written in the buffer 9-4, a signal is output indicating whether the contents match or do not match.

上記アンドゲート9―5は、制御回路4から出
力される積分指令がインバータ9―6を介して入
力されると共に、上記積分指令によつてセツトさ
れるフリツプフロツプ9―7のセツト出力Qおよ
びクロツクWPが夫々入力されることにより、上
記比較指令を出力する。
The AND gate 9-5 receives the integral command output from the control circuit 4 via the inverter 9-6, and outputs the set output Q of the flip-flop 9-7 and the clock WP set by the integral command. The above comparison command is output by each input.

また、制御回路4から出力される積分指令は、
アドレスレジスタ9―8のリセツト入力端子Rに
与えられる。このアドレスレジスタ9―8は比較
回路9―3から出力される不一致信号にしたがつ
て+1ずつインクリメントされるもので、その内
容は辞書メモリ9―1にアドレス指定データとし
て供給される。なお辞書メモリ9―1はアドレス
レジスタ9―8の内容にしたがつて、その導関数
メモリ9―1Aおよび原始関数メモリ9―1Bの
同一アドレスが同時に指定されるようになつてい
る。
Moreover, the integral command output from the control circuit 4 is
It is applied to the reset input terminal R of address register 9-8. This address register 9-8 is incremented by +1 in accordance with the mismatch signal output from the comparison circuit 9-3, and its contents are supplied to the dictionary memory 9-1 as address designation data. Note that the dictionary memory 9-1 is configured such that the same address of its derivative memory 9-1A and primitive function memory 9-1B is specified simultaneously according to the contents of the address register 9-8.

しかして、比較回路9―3から出力される一致
信号は、オアゲート9―9を介してフリツプフロ
ツプ9―7をリセツトし、これによつて比較回路
9―3の比較動作を停止させる。これと同時に、
上記一致信号はR/W(リード/ライト)制御回
路9―10にSTART指令として与えられ、R/
W制御回路9―10の動作をスタートさせると共
に、ゲート回路G9―1にゲート制御信号として
与えられ、ゲート回路G9―1を開成させる。こ
のため、アドレスレジスタ9―8によつてアドレ
ス指定される原始関数メモリ9―1Bの内容は、
ゲート回路G9―1を介してAレジスタ9―11
に送られる。このとき、R/W制御回路9―10
は上記START指令が与えられることによつて
FOUND信号を出力し、かつAレジスタ9―11
に対してライト信号を出力すると共に、クロツク
φ1に同期するアドレスデータを出力する。これ
により、原始関数メモリ9―1Bの内容が上記ア
ドレスデータにしたがつて一桁ずつ書込み記憶さ
れる。このAレジスタ9―1Bに書込まれた内容
は、R/W制御回路9―10からAレジスタ9―
11に対して出力されるリード信号およびクロツ
クφ1に同期するアドレスデータにしたがつて1
桁ずつ読出され、判断回路9―12に供給される
と共に、Aレジスタ9―11の内容はゲート回路
G9―1を介してBレジスタ9―13に供給され
る。
The match signal output from the comparison circuit 9-3 resets the flip-flop 9-7 via the OR gate 9-9, thereby stopping the comparison operation of the comparison circuit 9-3. At the same time,
The above coincidence signal is given to the R/W (read/write) control circuit 9-10 as a START command, and the R/W (read/write) control circuit 9-10 is given the START command.
At the same time as starting the operation of the W control circuit 9-10, the signal is applied to the gate circuit G9-1 as a gate control signal to open the gate circuit G9-1. Therefore, the contents of the primitive function memory 9-1B addressed by the address register 9-8 are as follows:
A register 9-11 via gate circuit G9-1
sent to. At this time, the R/W control circuit 9-10
is given the above START command.
Outputs FOUND signal and A register 9-11
It outputs a write signal to the clock and outputs address data synchronized with clock φ1 . As a result, the contents of the primitive function memory 9-1B are written and stored one digit at a time according to the address data. The contents written to this A register 9-1B are transferred from the R/W control circuit 9-10 to the A register 9-1B.
1 according to the read signal output to 11 and address data synchronized with clock φ1 .
The data is read out digit by digit and supplied to the judgment circuit 9-12, and the contents of the A register 9-11 are supplied to the B register 9-13 via the gate circuit G9-1.

上記判断回路9―12はR/W制御回路9―1
0から出力される判断指令にしたがつてAレジス
タ9―11の内容を1桁ずつ順次判断するもの
で、その判断の結果、Aレジスタ9―11の内容
が変数であるかその他であるかによつて変数およ
びその他の判断信号を出力すると共に、Aレジス
タ9―11の内容が変数である場合に、その変数
の種類、つまりa,b,c,nを判断し、その判
断結果(変数の種類データ)を出力する。この変
数の種類データは変数メモリ8に供給され、変数
メモリ8から変数の種類に対応する数値データを
出力させる。この数値データはゲート回路G9―
3を介してBレジスタ9―13に供給される。し
かして、上記ゲート回路G9―2は判断回路9―
12から出力されるその他の判断信号によつて開
成され、また、上記ゲート回路G9―3は判断回
路9―12から出力される変数の判断信号によつ
て開成される。また、Bレジスタ9―13はR/
W制御回路9―10からBレジスタ9―13に対
して出力されるライト信号(Aレジスタ9―11
に対して出力されるリード信号と同期している)
およびクロツクφ1に同期するアドレスデータに
したがつてゲート回路G9―2,G9―3から選
択的に出力されるデータを順次書込み記憶する。
したがつて、Bレジスタ9―13に書込まれる内
容は、原始関数メモリ9―1Bから読出される原
始関数式の変数に変数メモリ8の内容、すなわち
数値を代入したものとなる。このBレジスタ9―
13に書込まれた内容は、入力回路3へ供給され
たのち表示される。
The above judgment circuit 9-12 is the R/W control circuit 9-1.
The contents of the A register 9-11 are sequentially judged digit by digit in accordance with the judgment command output from 0, and as a result of that judgment, it is determined whether the contents of the A register 9-11 are variables or something else. Therefore, in addition to outputting variables and other judgment signals, when the contents of the A register 9-11 are variables, it judges the type of the variable, that is, a, b, c, n, and outputs the judgment result (of the variable). type data). This variable type data is supplied to the variable memory 8, which causes the variable memory 8 to output numerical data corresponding to the variable type. This numerical data is gate circuit G9-
3 to the B registers 9-13. Therefore, the gate circuit G9-2 is determined by the judgment circuit 9-
The gate circuit G9-3 is opened by another judgment signal outputted from the judgment circuit 9-12, and the gate circuit G9-3 is opened by a variable judgment signal outputted from the judgment circuit 9-12. Also, B registers 9-13 are R/
Write signal output from W control circuit 9-10 to B register 9-13 (A register 9-11
(synchronized with the read signal output to)
Then, data selectively outputted from gate circuits G9-2 and G9-3 in accordance with address data synchronized with clock φ1 is sequentially written and stored.
Therefore, the content written to the B register 9-13 is the content of the variable memory 8, that is, the numerical value substituted into the variable of the primitive function formula read from the primitive function memory 9-1B. This B register 9-
The contents written in 13 are supplied to input circuit 3 and then displayed.

しかして、辞書メモリ9―1の最終式となつて
も文字メモリ7の内容と辞書メモリ9―1の内
容、すなわち導関数メモリ9―1Aの内容とが一
致しないときには、アドレスレジスタ9―8から
キヤリー信号が出力される。このアドレスレジス
タ9―8から出力されるキヤリー信号は、オアゲ
ート9―9を介してフリツプフロツプ9―7をリ
セツトして比較回路9―3の比較動作を停止させ
ると共に、エラー信号として制御回路4へ出力さ
れる。
However, when the contents of the character memory 7 and the contents of the dictionary memory 9-1, that is, the contents of the derivative memory 9-1A do not match even when the final expression of the dictionary memory 9-1 is obtained, the address register 9-8 is A carry signal is output. The carry signal output from the address register 9-8 resets the flip-flop 9-7 via the OR gate 9-9 to stop the comparison operation of the comparison circuit 9-3, and is output to the control circuit 4 as an error signal. be done.

次に、上記実施例の動作について説明する。な
お、キー操作において、通常の計算は通常通りで
あり、積分計算はキー□∫を押し、次いで、関数を
入力し、最後にキーdxを押すことにより実行さ
れる。たとえば、数値を含む積分計算式として、 ∫2(1.5x+3)4dx を入力する場合には、次の如く順次キーを操作す
る。
Next, the operation of the above embodiment will be explained. Regarding key operations, normal calculations are performed as usual, and integral calculations are performed by pressing the key □∫, then inputting a function, and finally pressing the key dx. For example, to enter ∫2 (1.5x + 3) 4 dx as an integral calculation formula that includes a numerical value, operate the keys in the following order.

□∫ □2 □( □1 □・ □5 □x □+ □
3 □)
An □4 dx また、数値を含まない積分計算式として、 ∫a(bx+c)ndx を入力する場合には、次の如く順次キーを操作す
る。
□∫ □2 □( □1 □・ □5 □x □+ □
3 □)
A n □4 dx In addition, when inputting ∫a(bx+c) n dx as an integral calculation formula that does not include numerical values, operate the keys in the following order.

□∫ □a □( □b □x □+ □c □) An
□n
dx 先ず、全体の基本動作を第6図に示すフローに
したがつて説明する。制御回路4はステツプS1
おいて、電源ONでキー入力待指令をキーボード
1に対して出力し、次のステツプS2でキー入力待
状態となる。そして、制御回路4はキーボード1
からキー有信号を受けると、ステツプS3の実行に
移り、入力回路3に対してキー判断指令を出力す
る。ここで、入力回路3は上記キー判断指令を受
けると、キーボード1からのキーコードをエンコ
ードする。そして、ステツプS4において、制御回
路4は入力回路3から“dx”信号、“∫”信号が
送られてきたか否かによつて押されたキーを判断
し、押されたキーが□∫であれば、次のステツプS5
へ進み、dxであればエラー、他のキーであれば
積分計算ではないので他の処理の実行に移る。
□∫ □a □( □b □x □+ □c □) A n
□n
dx First, the overall basic operation will be explained according to the flow shown in FIG. In step S1 , the control circuit 4 outputs a key input wait command to the keyboard 1 when the power is turned on, and in the next step S2, the control circuit 4 enters a key input wait state. The control circuit 4 is connected to the keyboard 1
When a key presence signal is received from the input circuit 3 , the process moves to step S3, and a key determination command is output to the input circuit 3. Here, when the input circuit 3 receives the key determination command, it encodes the key code from the keyboard 1. Then, in step S4 , the control circuit 4 determines the pressed key based on whether or not the "dx" signal and the "∫" signal are sent from the input circuit 3, and determines whether the pressed key is □∫. If so, next step S 5
If it is dx, it is an error, and if it is any other key, it is not an integral calculation, so move on to other processing.

そして、制御回路4は、次に押されるキーを判
断するために、上述のステツプS1〜S3と同様のス
テツプS5〜S7を順次実行する。
Then, the control circuit 4 sequentially executes steps S5 to S7 , which are similar to steps S1 to S3 described above, in order to determine the next key to be pressed.

続いてステツプS8へ進み、制御回路4は入力回
路3から“dx”信号が送られてきたか否かによ
つて押されたキーを判断し、キーdxが押されな
ければ、積分計算式の入力途中であり、次のステ
ツプS9へ進み、押されたならば、積分計算式の入
力完了であり、ステツプS11に移行する。また、
ステツプS8では、キーAnを押し、次いで、キー
□1を押し、続いてキー□±を押したとき、すなわ
ち、入力回路3から“An=−1”信号が出力さ
れたときには、エラー扱いとする。なお、このエ
ラー処理は、制御回路4の内部に“An”フラグ
を持つており、このフラグの状態に応じて実行さ
れる。すなわち、1/xを入力したいときに、x
−1を入力すると、1/x+1では分母が「0」
となる不都合を生ずるために、エラー扱いとす
る。したがつて、1/xを入力するときには、□x
1/Aの如くキー操作して入力しなければなら
ない。
Next, the process proceeds to step S8 , where the control circuit 4 determines which key is pressed depending on whether or not the "dx" signal is sent from the input circuit 3. If the key dx is not pressed, the integral calculation formula is changed. This is in the middle of inputting, and the process advances to the next step S9 . If the key is pressed, the input of the integral calculation formula is complete, and the process advances to step S11 . Also,
In step S8 , when the key A n is pressed, then the key □1 is pressed, and then the key □± is pressed, that is, when the "A n =-1" signal is output from the input circuit 3, an error occurs. treated as such. Note that this error processing is carried out according to the state of the "A n " flag, which is provided inside the control circuit 4. In other words, when you want to input 1/x, x
If you enter -1, the denominator will be "0" for 1/x+1.
This is treated as an error because it causes the following inconvenience. Therefore, when inputting 1/x, □x
You have to input it by operating keys like 1/A.

そして、ステツプS9の実行において、制御回路
4はデータメモリ5に対する書込み指令を出力す
る。これにより、ゲート回路G1が開成され、入
力回路3からの入力データがデータメモリ5に書
込まれる。続いて、ステツプS10へ進み、変換回
路6に対して文字化指令を出力したのち、ステツ
プS5に戻り、次のキー入力が有るまで待機する
(ステツプS6)。この間、変換回路6では文字化処
理を行つて文字式を文字メモリ7へ、変数を変数
メモリ8へ書込む。
Then, in executing step S9 , the control circuit 4 outputs a write command to the data memory 5. As a result, gate circuit G 1 is opened and input data from input circuit 3 is written into data memory 5 . Next, the process proceeds to step S10 , where a characterization command is output to the conversion circuit 6, and then the process returns to step S5 , where it waits until the next key input (step S6 ). During this time, the conversion circuit 6 performs characterization processing and writes the character expression into the character memory 7 and the variable into the variable memory 8.

しかして、上記ステツプS5〜S10は、入力回路
3から“dx”信号が出力されるまで繰り返し実
行される。そして、ステツプS8において、“dx”
信号が検出されたときには、ステツプS11の実行
において、文字式処理回路9に対して積分指令を
出力する。この積分指令を受ける文字式処理回路
9では積分を実行し、積分できればFOUND信号
を、不可能であればエラー信号を出力する。続い
て、ステツプS12へ進み、FOUND信号、エラー
信号が来るまで待機し、そして、エラー信号が来
るとエラー処理、FOUND信号が来ると次のステ
ツプS13に移り、文字式処理回路9で実行された
積分結果データを表示させる。
Thus, steps S5 to S10 are repeatedly executed until the input circuit 3 outputs the "dx" signal. Then, in step S8 , “dx”
When a signal is detected, an integration command is output to the character expression processing circuit 9 in step S11 . The character expression processing circuit 9 that receives this integration command executes integration, and outputs a FOUND signal if the integration is successful, and an error signal if it is not possible. Next, the process advances to step S12 , and waits until the FOUND signal and error signal arrive. When the error signal arrives, error processing is performed. When the FOUND signal is received, the process advances to the next step S13 , where the character expression processing circuit 9 executes the process. Display the integrated result data.

次に、∫2(1.5x+3)4dxを実行するときの動作
について説明する。上述の式をキーボード1から
入力すると、データメモリ5には第7図1に示す
如く入力された順に入力データが書込まれる。
Next, the operation when executing ∫2(1.5x+3) 4 dx will be explained. When the above formula is input from the keyboard 1, the input data is written into the data memory 5 in the order in which it was input, as shown in FIG.

このように、データメモリ5に書込まれたデー
タは、書込まれた順に読出され、変換回路6に送
られる。このとき、変換回路6において、4進カ
ウンタ6―3は入力回路3からの“∫”信号によ
つてリセツトされ、その内容が「0」となつてい
る。この状態において、先ず、データメモリ5か
ら「2」データが送られて来ると、デコーダ6―
1からは信号d1が出力され、4進カウンタ6―3
の内容を「1」にインクリメントすると共に、ア
ンドゲート6―4を開成する。このため、ゲート
回路G6―1はデコーダ6―1からの信号d1がア
ンドゲート6―4を介して与えられることにより
開成される。これにより、デコーダ6―1から出
力される「2」のデータDに代えて文字aのコー
ドが文字メモリ7に書込まれる。そして、次にデ
ータメモリ5から送られてくるデータは、数置で
はなく、カツコの「(」データであるから、デコ
ーダ6―1からは信号d3が出力され、ゲート回路
G6―5が開成される。このため、デコーダ6―
1から出力される「(」のデータDはそのまま文
字メモリに書込まれる。同様に、次のデータは
「1.5」の数値であるから、再び、デコーダ6―1
から信号d1が出力され、4進カウンタ6―3の内
容は「2」にインクリメントされる。したがつ
て、数値「1.5」に代えて文字bのコードが文字
メモリ7に書込まれる。そして、次のデータは
「x」、更に次のデータは「+」であるからそのま
ま、そして、その次のデータは「3」であるから
文字Cのコードに代えて、更に次のデータ「)」
であるからそのまま文字メモリ7に順次書込まれ
る。しかして、データ「An」が送られて来ると
デコーダ6―1からは信号d2が出力され、フリツ
プフロツプ6―10はセツトされる。その結果、
次に送られて来る数値データ「4」は、文字nの
コードに変換され、文字メモリ7に書込まれる。
したがつて、文字メモリ7には第7図2に示す如
く、関数2(1.5x+3)4がその数値をa,b,c,
nに文字化して書込まれる。
In this way, the data written in the data memory 5 is read out in the order in which it was written and sent to the conversion circuit 6. At this time, in the conversion circuit 6, the quaternary counter 6-3 is reset by the "∫" signal from the input circuit 3, and its content becomes "0". In this state, first, when data "2" is sent from the data memory 5, the decoder 6--
1 outputs the signal d1 , and the quaternary counter 6-3
The content of is incremented to "1" and the AND gate 6-4 is opened. Therefore, the gate circuit G6-1 is opened by receiving the signal d1 from the decoder 6-1 via the AND gate 6-4. As a result, the code for the character a is written into the character memory 7 in place of the data D of "2" output from the decoder 6-1. Then, the next data sent from the data memory 5 is not a numeric digit but a cutoff "(" data, so a signal d3 is output from the decoder 6-1, and the gate circuit G6-5 is opened. Therefore, decoder 6-
The data D of "(" output from 1 is written as is into the character memory. Similarly, the next data is the numerical value of "1.5", so it is written again to the decoder 6-1.
A signal d1 is output from the counter 6-3, and the contents of the quaternary counter 6-3 are incremented to "2". Therefore, the code for the character b is written into the character memory 7 instead of the numerical value "1.5". Then, the next data is "x", and the next data is "+", so it is left as is, and the next data is "3", so instead of the code for the letter C, the next data is ")". ”
Therefore, the characters are sequentially written into the character memory 7 as they are. When the data "A n " is sent, the decoder 6-1 outputs the signal d 2 and the flip-flop 6-10 is set. the result,
The next sent numerical data "4" is converted into a code for the character n and written into the character memory 7.
Therefore, in the character memory 7, as shown in FIG.
It is converted into characters and written to n.

一方、変数メモリ8には、第7図3に示す如
く、文字a,b,c,nに対応する変数2,1.5,
3,4のみが書込まれる。
On the other hand, in the variable memory 8, as shown in FIG. 7, variables 2, 1.5,
Only 3 and 4 are written.

そして、文字メモリ7および変数メモリ8の内
容は文字式処理回路9に供給される。
The contents of character memory 7 and variable memory 8 are then supplied to character expression processing circuit 9.

次に、文字式処理回路9の積分過程を説明す
る。なお、クロツクWPは、導関数メメモリ9―
1A、原始関数メモリ9―1B、バツフア9―
2、9―4、文字メモリ7、変数メモリ8、Bレ
ジスタ9―14,9―16の容量がすべて同じで
あり、これらのレジスタ間でデータを転送すると
きに必要な時間クロツクである。たとえば、1桁
転送にはクロツクφ1,φ2(時間T1)、φ1,φ2(時間
T2)の1マシンサイクルが必要であるから、上
記各レジスタを24桁とすれば、24マシンサイクル
がクロツクWPの1サイクルとなる。
Next, the integration process of the character expression processing circuit 9 will be explained. Note that the clock WP is the derivative memory 9-
1A, primitive function memory 9-1B, buffer 9-
2, 9-4, character memory 7, variable memory 8, and B registers 9-14 and 9-16 all have the same capacity, and this is the time clock necessary to transfer data between these registers. For example, to transfer one digit, clocks φ 1 , φ 2 (time T 1 ), φ 1 , φ 2 (time
Since one machine cycle of T 2 ) is required, if each of the above registers has 24 digits, 24 machine cycles will be one cycle of the clock WP.

制御回路4から積分指令が出力されると、アド
レスレジスタ9―8の内容はリセツトされ、導関
数メモリ9―1Aの第1式を指定する。この第1
式はバツフア9―2に読出される。このとき、第
1式はクロツクWPの1ワードタイムをかけてバ
ツフア9―2に読出される。しかして、積分指令
の出力によつてフリツプフロツプ9―7がセツト
され、積分指令が出力された次のクロツクWPに
同期してアンドゲート9―5から比較指令が出力
される。この結果、比較回路9―3はバツフア9
―2,9―4の内容を比較し、一致信号または不
一致信号を出力する。この場合、バツフア9―2
の内容は「a」、バツフア9―4の内容は「a
(bx+c)Ann」であるから、不一致信号を出力
され、アドレスレジスタ9―10の内容をインク
リメントする。以下、同様の動作を繰り返し実行
し、導関数メモリ9―1Aから第6式、すなわち
「a(bx+c)Ann」が読出されたところで、一
致信号が立ち上がり、このときの原始関数メモリ
9―1Bの内容(第6式を積分した式)がAレジ
スタ9―11に書込まれる(第8図1参照)。
When an integration command is output from the control circuit 4, the contents of the address register 9-8 are reset and the first equation in the derivative memory 9-1A is designated. This first
The formula is read out to buffer 9-2. At this time, the first equation is read out to the buffer 9-2 over one word time of the clock WP. The flip-flop 9-7 is then set by the output of the integration command, and a comparison command is output from the AND gate 9-5 in synchronization with the next clock WP after the output of the integration command. As a result, the comparator circuit 9-3
Compare the contents of -2 and 9-4 and output a match signal or a mismatch signal. In this case, Batsuhua 9-2
The content of is "a", the content of Batsuhua 9-4 is "a"
(bx+c)A n n'', a mismatch signal is output, and the contents of address registers 9-10 are incremented. Thereafter, the same operation is repeated, and when the sixth equation, ie, "a(bx+c)A n n" is read out from the derivative function memory 9-1A, the coincidence signal rises, and the primitive function memory 9-1A at this time is read out. The contents of 1B (the equation obtained by integrating the sixth equation) are written into the A register 9-11 (see FIG. 8, 1).

ここで、R/W制御回路9―10の動作を説明
する。R/W制御回路9―10は比較回路9―3
から一致信号(START信号)を受けると、Aレ
ジスタ9―1に対し、クロツクWPの1ワードサ
イクルタイムの間、WRITE信号を出力すると共
に、クロツクφ1に同期するアドレスデータを出
力する。これによつて、Aレジスタ9―14に第
8図1に示す式が書込まれる。そして、次のクロ
ツクWPでAレジスタ9―11に対し、READ信
号を出力すると共に上記と同様にアドレスデータ
を出力する。その結果、Aレジスタ9―11の内
容が読出される。これと同時に、R/W制御回路
9―10はBレジスタ9―13に対し、WRITE
信号を出力すると共に、クロツクφ1に同期する
アドレスデータを出力する。また、R/W制御回
路9―10はBレジスタ9―13に対し、
WRITE信号を出力するサイクルで、クロツクφ1
に同期する判断指令を出力する。したがつて、判
断回路9―12は上記判断指令が与えられる毎に
入力データが変数であるかその他であるかを表わ
す判断出力を送出する。
Here, the operation of the R/W control circuit 9-10 will be explained. R/W control circuit 9-10 is comparison circuit 9-3
When it receives a match signal (START signal) from the A register 9-1, it outputs a WRITE signal to the A register 9-1 for one word cycle time of the clock WP, and also outputs address data synchronized with the clock φ1 . As a result, the formula shown in FIG. 8 is written into the A register 9-14. Then, at the next clock WP, a READ signal is output to the A register 9-11, and address data is output in the same manner as above. As a result, the contents of A registers 9-11 are read. At the same time, the R/W control circuit 9-10 sends the WRITE to the B register 9-13.
It outputs a signal and also outputs address data synchronized with clock φ1 . In addition, the R/W control circuit 9-10 has the following information for the B register 9-13:
In the cycle to output the WRITE signal, the clock φ1
Outputs a judgment command that is synchronized with. Therefore, each time the judgment command is given, the judgment circuit 9-12 sends out a judgment output indicating whether the input data is a variable or something else.

このように、R/W制御回路9―10が動作す
ることにより、判断回路9―12はAレジスタ9
―11の各桁を順次判断し、a〜nの変数は変数
メモリ8の内容とおき換え、他はそのままBレジ
スタ9―13に書込まれる(第8図2参照)。
In this way, by operating the R/W control circuit 9-10, the judgment circuit 9-12
-11 is sequentially determined, variables a to n are replaced with the contents of variable memory 8, and the others are written as they are to B register 9-13 (see FIG. 8, 2).

したがつて、入力された∫2(1.5x+3)4dxの式
は、積分されて 2/(1.5×(4+1))
×(1.5x+3)↑(4+1) として表示される。
Therefore, the input formula ∫2(1.5x+3) 4 dx is integrated to become 2/(1.5×(4+1))
It is displayed as ×(1.5x+3)↑(4+1).

上述の如く、本実施例においては、入力された
文字式と導関数メモリ9―1Aに記憶されている
導関数式とを比較し、これらが一致したときに当
該導関数式に対応する原始関数式を原始関数メモ
リ9―1Bから読出すようにしたから、入力した
文字式の積分が実行可能となる。また、入力文字
式に数値を含む場合には、変換回路6でその数値
を文字化して数値を含まない文字式に変換し、こ
の変換された文字式と導関数メモリ9―1Aの内
容とを比較し、これらが一致したときに当該導関
数に対応する原始関数を原始関数メモリ9―1B
から読出し、そして、読出された原始関数式のう
ち変換回路6で数値から文字に変換された文字を
その変換前の数値に変換するようにしたから、数
値を含む文字式であつても積分することができ
る。
As described above, in this embodiment, the input character expression and the derivative expression stored in the derivative memory 9-1A are compared, and when they match, the primitive function corresponding to the derivative expression is Since the expression is read from the primitive function memory 9-1B, it becomes possible to integrate the input character expression. In addition, when the input character expression contains a numerical value, the conversion circuit 6 converts the numerical value into a character expression and converts it into a character expression that does not include the numerical value, and the converted character expression and the contents of the derivative memory 9-1A are When they match, the primitive function corresponding to the derivative is stored in the primitive function memory 9-1B.
Then, among the read primitive function expressions, the characters converted from numerical values to characters by the conversion circuit 6 are converted to the numerical values before conversion, so even character expressions containing numerical values can be integrated. be able to.

なお、上記実施例においては、不定積分を実行
する場合を例に挙げて説明したが、この発明はこ
れに限らず、たとえば、微分因数分解などの計算
にも同一原理で適用可能である。この場合、辞書
メモリの内容を微分、因数分解などに適用するよ
うに変えればよい。
Note that although the above embodiment has been described using an example in which an indefinite integral is executed, the present invention is not limited to this, and can be applied to calculations such as differential factorization using the same principle, for example. In this case, the contents of the dictionary memory may be changed to apply to differentiation, factorization, etc.

また、数値積分計算機能をも同時に持たせれ
ば、より一層便利なものとなる。
Moreover, if it also has a numerical integral calculation function, it will become even more convenient.

この発明は、以上詳細に説明したように、入力
される文字式が数値を含む場合には当該数値を変
数を表わす文字に変換して数値を含まない文字式
とし、この文字式と予め記憶されている文字式と
を比較し、これらが一致したときに当該文字式に
対応して記憶されている対応式を読出して、さら
に対応式のうち変数を表わす文字を元の数値に置
き換えて出力するように構成したので、数値を含
まない文字式に限らず数値を含む文字式であつて
も、当該文字式を処理することができ、文字式の
処理範囲を大幅に拡大できるという効果が得られ
る。
As explained in detail above, in the case where an input character expression includes a numerical value, the numerical value is converted into a character representing a variable to create a character expression that does not include a numerical value, and this character expression is stored in advance. When they match, the corresponding expression stored in correspondence with the corresponding expression is read out, and the characters representing variables in the corresponding expression are replaced with the original numerical values and output. With this configuration, it is possible to process not only character expressions that do not contain numbers, but also character expressions that include numbers, resulting in the effect of greatly expanding the processing range of character expressions. .

【図面の簡単な説明】[Brief explanation of drawings]

図面はこの発明の一実施例を示したもので、第
1図は文字式処理装置の外観平面図、第2図は全
体のシステム構成図、第3図は第2図に示した変
換回路の構成図、第4図は第2図に示した文字式
処理回路の構成図、第5図は第4図で示した辞書
メモリ(導関数メモリと原始関数メモリ)の記憶
状態を示した図、第6図はシステム全体のゼネラ
ルフローチヤート、第7図は∫2(1.5x+3)4dxを
実行するときのレジスタ状態図で同図1はデータ
メモリ、同図2は文字メモリ、同図3は変数メモ
リの記憶状態図、第8図は第7図の続きのレジス
タ状態図で、同図1はAレジスタ、同図2はBレ
ジスタの状態を示す図である。 1…キーボード、3…入力回路、4…制御回
路、5…データメモリ、9…文字式処理回路、9
―1…辞書メモリ、9―3…比較回路、9―15
…判断回路。
The drawings show one embodiment of the present invention, in which Fig. 1 is an external plan view of a character processing device, Fig. 2 is a diagram of the overall system configuration, and Fig. 3 is a diagram of the conversion circuit shown in Fig. 2. 4 is a block diagram of the character expression processing circuit shown in FIG. 2, and FIG. 5 is a diagram showing the storage state of the dictionary memory (derivative function memory and primitive function memory) shown in FIG. 4. Figure 6 is a general flowchart of the entire system, Figure 7 is a register state diagram when executing ∫2 (1.5x + 3) 4 dx, Figure 1 is the data memory, Figure 2 is the character memory, Figure 3 is the FIG. 8 is a register state diagram that is a continuation of FIG. 7, and FIG. 1 shows the state of the A register, and FIG. 2 shows the state of the B register. DESCRIPTION OF SYMBOLS 1...Keyboard, 3...Input circuit, 4...Control circuit, 5...Data memory, 9...Character processing circuit, 9
-1...Dictionary memory, 9-3...Comparison circuit, 9-15
...judgment circuit.

Claims (1)

【特許請求の範囲】 1 文字式を入力する入力手段と、 複数の文字式および当該文字式に対応する対応
式を記憶した記憶手段と、 前記入力手段により入力された文字式が数値を
含む場合には当該数値を変数を表わす文字に変換
し、数値を含まない文字式を出力する変換手段
と、 この変換手段により上記文字に変換された数値
を記憶する数値記憶手段と、 前記変換手段により出力された文字式と前記記
憶手段に記憶されている文字式との一致・不一致
を検出する比較手段と、 この比較手段の一致検出に基づいて前記記憶手
段から当該文字式に対応する対応式を読出す読出
し制御手段と、 この読出し制御手段により読出された対応式の
うち前記変数を表わす文字を前記数値記憶手段に
記憶された数値に置き換えて出力する手段とを具
備したことを特徴とする文字式処理装置。
[Scope of Claims] 1. An input means for inputting a character expression, a storage means for storing a plurality of character expressions and corresponding expressions corresponding to the character expressions, and when the character expression input by the input means includes a numerical value. a converting means for converting the numerical value into characters representing a variable and outputting a character expression that does not include the numerical value; a numerical storage means for storing the numerical value converted into the character by the converting means; and output by the converting means. a comparison means for detecting a match or mismatch between the character expression obtained by the character expression and the character expression stored in the storage means; and means for replacing characters representing the variables in the correspondence equation read by the reading control means with numerical values stored in the numerical storage means and outputting the resultant characters. Processing equipment.
JP56142860A 1981-09-10 1981-09-10 Character equation processor Granted JPS5844557A (en)

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Citations (1)

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JPS53105150A (en) * 1977-02-24 1978-09-13 Sharp Corp Calculator with integrated function

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