JPH01500624A - メモリー・アドレスの保全性を検証する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の名称） アドレス転送のためのアドレス変換の方法および装置（産業上の利用分野） 本発明は、アドレス転送装置に関し、特にアドレス情報がエラーなしに転送され つつあることを検証するための方法および装置に関する。

（従来の技術〕 一般に、多くのデータ処理システムは、特に転送中のアドレスが１つの記憶装置 のアクセスのため使用される時、アドレス転送を検査する装置を含まない。

記憶装置のアドレス指定がこのような場合において適正に進むことを保証するた め、従来技術の１つの試みは、記憶装置に対し与えられるアドレスのパリティ・ ビットをデータのアドレスと組合せてその結果得る情報をアドレス指定される場 所に格納することであった。

後続の１つのサイクルの間、格納された結果として得たビットは、アクセスされ る場合と関連するエラー即ち障害条件の存在を信号するため用いられた。このよ うな構成の一例は、　Ｇ、　Ｊ、　Ｂａｒｌｏｗ発明の米国特許第３．７８９， ２０４号「自己検査を行なうディジタル記憶システム」に記載されている。

上記の構成は記憶装置の障害即ちエラーの検出において有効であるが、これは単 にアドレスの転送中に生じるエラーを間接的に検出したに過ぎない、このような 転送の検証は、転送中のアドレスが増分回路を通過する場合に特に重要となる。

このような形式の構成においては、結果として得るアドレスが有効であることを かなりの回路冗長度を加えることなく保証することは困難となっている。即ち、 一般的な試みは、２つのアドレス増分回路および１つのコンパレータを提供する ことであった０両方の増分回路により生成される増分されたアドレスを比較する ことにより、前記コンパレータは、増分操作がエラーを伴わずに生じることを検 証することができる。その後、検証された増分アドレスについて新たなパリティ が生成され得る。

重複が増えることに加えて、上記の試みは、アドレス転送がエラーなく進行した ことを検証するための時間をかなり増すことになる。今日の高速データ処理シス テムにおいては、この形式のアドレス検証を導入すると、システム性能をかなり 低下させるおそれがある。この問題は、転送中のアドレスが、キャッシュ・メモ リーの如き記憶装置に対するアドレス転送を更に遅らせるパリティ・ビットの生 成を生じる仮想アドレスから物理的アドレスへの変換操作を受けた場合には、更 に複雑となる。このような構成においては。

物理的アドレスと関連する生成されたパリティ・ビットの可用度と、物理的アド レスの通常の可用度との間の時間的な相違が更にシステム性能に悪影響を及ぼし 、その結果このようなアドレス変換を行なう仮想メモリー管理装置に対し更に厳 しい要求が加えられることになる。

従って、本発明の主な目的は、アドレスおよびその関連する保全性ビットを増分 回路を含むアドレス経路を通るように転送するための改良された方法および装置 の提供にある。

本発明の更に特定の目的は、アドレスの転送がエラーもなく進行したかどうかを 検証する改良された方法および装置の提供にある。

（発明の要約） 本発明の上記および他の目的は、望ましい実施態様において達成される。本発明 の方法および装置は、関連する係属中のＪ、　Ｗ、にｅｅｌｅｙ等の米国特許出 願において開示されるものの如きバイブライン・キャッシュ・メモリー・システ ムにおいて特に利用される。このようなシステムにおいては、処理装置の仮想メ モリー管理装置（ＶＭＭＵ）により翻訳された、あるいはシステム・バスから受 取ったアドレスは、キャッシュ・データのアクセス要求の一部として示される。

キャッシュのバイブライン段による高性能を維持するために、これらの要求はあ る時間間隔内で受取られねばならず、さもなければ貴重なキャッシュ・サイクル が失われることになる。別の重要な考慮は、キャッシュ・メモリー・システムに 与えられたアドレスを増分する必要があることである。このようなシステムが高 い信頼性を持つことが重要であるため、保全性即ちパリティ・ビットはこれらア ドレスの一部として含まれる。

本発明は、増分回路を含むアドレス経路を介して転送されるアドレスに対する保 全性ビットを生成し、また転送がエラーなく生じたかどうかを検証するための方 法および装置を提供する。これは、保全性ビットを各アドレスから分離し、アド レス内のビット数の状態の予測される変化の予め定めた特性を表示する対応数の 変換ビットを生成することにより行なわれる。変換ビットは、次に、元の保全性 ビットを増分されるアドレスに対する保全性ビットへ変換するため使用される。

アドレスの保全性ビットを増分されるアドレスに対する保全性ビットに別個に変 換することにより、両方の操作が最短時間内で行なうことができる。更に、本発 明は、アドレスとそ・の保全性ビットとの間の到着時間の相違を許容する。この ため、ＶＭＭＵの如きアドレス・ソースに課される時間的制約を減少する。

また、本発明は、望ましい実ｍ態様のキャッシュ・メモリーの如きアドレスを受 取る装置内に高い性能レベルを維持する。

本発明は、アドレスの増分および（または）転送がエラーなく行なわれたことを 検証するための方法および装置を提供することにより信頼性を助長する。これは 、増分されたアドレスと、変換ビットと、増分されないアドレスの保全性ビット とを論理的に組合せることにより行なわれる。エラーが表示されると、その論理 結果を用いてキャッシュ登録簿サイクルを無効化し、キャッシュのミス条件を強 制する。アドレスおよびその保全性ビットの到着時間におけるこれ以上の相違を 許容するため、ｆｉｆ＆に到着する増分されないアドレスの保全性ビットは増分 されたアドレスおよび変換ビットを組合せた結果と組合わされる。

望ましい実施態様においては、変換ビットを生成する操作がプログラム可能論理 素子（ＰＬＤ）により実施される。本発明によれば、このＰＬＤは受取られたア ドレスから、望ましい実施態様においてはアドレスの増分により変化することが 予測されるビット数が奇数であるかどうかに依存する予め定めた特性を決定する ことによって変換ビットを生成する。

アドレスおよびその保全性ビットが同時に到着することが知られる如きシステム においては、ＰＬＤは受取ったアドレスの保全性ビットを増分されるアドレスの 保全性ビットに変換するため同じように用いることができる。この場合、ＰＬＤ は、変換ビットの生成、およびこの変換ビットの状態に従って受取られたアドレ スの保全性ビットの補数化操作を実施する。

本発明の構成および使用方法の双方に関してその特徴をなすと信じられる斬新な 特徴については、他の目的および利点と共に、添付図面に関して以降の記述を参 照すれば更によく理解されよう。しかし、各図面は例示および説明のため示され たものであり１本発明の限定を意図するものではないことを明瞭に理解すべきで ある。

［図面の簡単な説明］ 第１図は本発明の方法および装置を盛り込んだキャッシュ・サブシステムを示す ブロック図、第２ａ図および第２ｂ図は第１図のキャッシュ・サブシステムの細 部を更に詳細に示すブロック図、および第３図および第４図は本発明の方法およ び装置の動作の説明のためそれぞれ用いられる流れ図およびタイミング図である 。

〔実施例〕

第１図は、ブロック図の形態において、本発明の方法および装置を盛り込んだキ ャッシュ・サブシステム１４−６の構成を示している。図示のように、前記キャ ッシュ・サブシステム１４−６は、複数のソース１４−１乃至１４−５からメモ リー要求を受取る。これらのソースは、１対の中央処理装置（ＣＰＵ）のサブシ ステム１４−２および１４−４と、システム・バス・ソース１４−１、および置 換アドレス・レジスタ（ＲＡＲ）ソース１４−５とを含む。

ＣＰＵサブシステムＩ４−２および１４−４の各々は、キャッシュ・サブシステ ム１４−６に対しメモリー要求の一部として提示するため、ＣＰＵの仮想アドレ スを物理的アドレスに変換するための仮想メモリー管理装置（ＶＭＭＵ）を含む 、システム・バス・ソース１４−１は、システム・バスおよび置換アドレス・レ ジスタ（ＲＡＲ）ソース１４−５と結合するＦＩＦＯサブシステムを含む、この ＦＩＦＯサブシステムは、キャッシュ・サブシステム１４−６によりシステム・ バスへ前送されるメモリー要求から結果として生じる新しいデータに加えて、バ スと結合されたどの装置間でも転送される情報の全てを受取る。

キャッシュ・サブシステム１４−６は、１つのソース・アト・レス生成部と、各 々がそれ自体の復号および制御回路を持つ２つの個別のパイプライン段とに構成 されている。ソース・アドレス生成部は、ソース・アドレスの選択および生成の 諸機能を行なうブロック１４−６２乃至１４−６５を含む、第１のパイプライン 段は、１つのアドレス段であり１図示の如く構成されたブロック１４−６６乃至 １４−７６の登Ｉｉ簿および関連する記憶回路を含む。

この段は、生成されたソース・アドレスのラッチ、登録ｆｉｌ探索およびヒツト の比較の諸機能を行なう。

第１のパイプライン段は、レベル番号および列アドレスの形態の情報を出力とし て生じる。第１のパイプライン段の作動は、サブシステム１４−６内のタイミン グ兼制御回路により生成されるタイミング信号によりクロックされる。

第１の段からの情報は、第１の段を次のソース要求のために使用できるようにし て第２のパイプライン段に対して直ちに送られる。この第２のパイプライン段は 、１つのデータ段であり、図示の如く構成されたブロック１４−８０乃至１４− ８７のデータ・バッファおよび関連する記憶回路を含む。この段は、バッファ・ メモリー１４−１８および１４−９０から要求されたデータをアクセスする機能 、あるいは、システム・バス１４−１から受取ったデータによるデータの置換／ 格納の機能を行なう。

第２のパイプライン段は、ＣＰＵサブシステム１４−２および１４−４の！つに 転送するため３６ビツトのデータ・ワードを提供する。再び、前記第２のパイプ ライン段の作動は、キャッシュ・サブシステムのタイミングおよび制御回路によ り生成されるタイミング信号によってクロックされる。

第１図のサブシステム・ソースの各々の基本的タイミングは、キャッシュ・サブ システムのタイミングおよび制御回路により確立される。このような制御は、Ｒ ＡＲソース１４−５を含むｃｐｕサブシステム菖４−２および１４−４およびバ ス１４−１によるキャッシュ・サブシステム１４−６の競合のない共用を可能に する。

これら回路について、関連する米国特許出願に更に詳細に記述されている。要約 すれば、これらの回路は、要求アドレス・ソースとしてサブシステム１４−２． １４−４または１４−１．１４−５の１つを選択するようアドレス・セレクタ１ ４−６２を条件付けるための制御信号を生成するアドレス選択論理回路を含む。

また、このタイミング回路は、パイプラインの始動が可能な具なる形式のキャッ シュ・メモリー・サイクルを規定するパイプライン・クロック回路を含む。その 結果、信号ＷＲＴＰＬＳ％Ｐ　Ｉ　ＰＥ０Ａ＋ＯＡおよびＰＩＦＥＯＢ＋ＯＡを 含む各要求に応答して、予め定めた一連の信号の生成をもたらすことになる。即 ち、第１と第２の信号はそれぞれｃｐｕｏサブシステム１４−２およびＣＰＵＩ サブシステム１４−４によるサービスのキャッシュ要求を示すが、他の信号はシ ステム・バス１４−１によるサービスに対するキャッシュ要求を示している。

第１と第２のパイプライン段の異なるブロックは。

Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社発行（１９８４年版ｍ）のｒＴＴＬデー タ・ブック、第３巻」、およびＡｄｖａｎｃｅｄ　ｌ１ｉｃｒ。

Ｄｅｖｉｃｅｓ社発行（１９８３年版Ｎりの「Ａｄｖａｎｃｅｄ　Ｍｉｃｒ。

Ｄｅｖｉｃｅｓ社のプログラム可能アレイ・ロジック・ハンドブック」に記載さ れる如き標準的な集積回路から構成されている０例えば、ブロック１４−６２の アドレス・セレクタ回路は、４つのアドレスから１つを選択するためカスケード 接続された６つからなる２組の７４Ａ　Ｓ　８５７マルチプレクサ・チップから 構成されている。ブロック１４−６８および１４−７２のラッチは、７４Ａ　Ｓ 　８４３ラツチ・チップから構成されている。

登録簿メモリー１４−７４および１４−７６は、　ＴｅｘａｓＩｎｓｔｒｕ＋５ ｅｎｔｓ社製の部品番号Ｔ　Ｍ　Ｓ　２１５０Ｊ　Ｌを有する８ビツト・スライ スのキャッシュ・アドレス・コンパレータ回路から構成されている。アドレス・ レジスタ１４−８０および１４−８４は、　Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔ ｓ社製の部品番号Ｓ　Ｎ　７４Ａ　Ｓ　８２３を有する９ビツトのインターフェ ース・フリップフロップから構成されている。ブロック１４−６４のアドレス増 分回路は、部品番号７４Ａ　Ｓ　１８１　Ａにより表示される標準的なＡＬＵチ ップから構成されている。

第１図から判るように、キャッシュ・サブシステム１４−６は、奇数または偶数 のいずれかのメモリー・アドレスに応答して、２つのデータ・ワードが同時にア クセスされることを許容する偶数および奇数の部分に構成されている０本発明の 構成は、キャッシュ・パイプ。

ライン段を介してアドレス・ソースにより提示される偶数および奇数のメモリー のアドレス内に含まれるパリティ・ビットの転送を可能にする。即ち、増分回路 １４−６４により行なわれる所要の増分と並行して、パリティ変換回路１４−６ ５の形態の装置が、増分されることが要求されるセレクタ回路１４−１＋２から 受取るアドレス・ビットのパリティ・ビットの代りに、ロード・アドレス信号Ａ ＤＬＯＡＤに応答して偶数アドレス・ラッチ＋４−７２に格納される複数の変換 ビット（ＦＬＰＡＯ８、ＦＬＰＡ１６）を生成する。ＡＮＤゲート１４−６３は 、信号ＷＲＴＰＬＳおよびＰＩＰＥＯＡ＋ＯＡを組合せることにより、信号ＡＤ ＬＯＡＤを生成する。

増分回路１４−６４は、更に詳細に％　２　ａ図に示される先読み回路を含み、 これは出力として増分桁送り信号ＩＮＣＲＹＯを生成する。この信号は、これま た第２ａ図に更に詳細に示される変換回路＋４−６５に入力として与えられる。

変換回路＋４−６５は、＾ｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ社製の 部品番号Ａ　ｍ　ＰＡＬ１６Ｌ８Ｂを持つプログラム可能アレイ・ロジック（Ｐ ＡＬ）素子がら構成されている。本文において更に詳細に説明するように、ＰＡ Ｌ回路１４−６５は、所要の変換ビットを生成するため本発明により特にプログ ラムされあるいは焼付けされる。

望ましい実施態様においては、物理的アドレス全体の僅かに一部（即ち、ＩＯビ ット）のみが増分されるが、残りのアドレス・ビットは変更されないキャッシュ ・サブシステムのパイプライン段を通るよう転送される。

このように、下位バイトと対応するｌＯのアドレス・ビット（ＣＭＡＤ１３〜２ ２）およびセレクタ回路＋４−６２から受取るアドレスの次の下位バイトの一部 が、変換回路１４−６５に対して入力として与えられる。また、選択されたアド レスに対するパリティ・ビット（ＣＭＡＰＥＸ％ＣＭＡＰＯＯ１ＣＭＡＰＯ８お よびＣＭＡＰ１６）がソース・アドレスから分離され、タイミング信号Ｐ　Ｉ　 ＰＥ０Ａ＋ＯＡに応答してパリティ・アドレス・ラッチ１４−６６にロードされ る。

更に、キャッシュ・サブシステム１４−６はまた１図示の如く構成された奇偶数 パリティ検査回路＋４−６９および１４−７０．１対のＯＲゲート＋４−７１お よび＋４−７３、および１対のバイブライン段のフリップ７０ツブ＋４−８６お よび１４−８７を含む。本発明によれば、これら回路は、回路１４−６４により 行なわれたアドレス転送またはアドレス増分操作がエラーなく進んだことを検証 する。検査回路１４−６９および＋４−７０は、ＯＲゲート回路！４−７１およ び１４−７３内でグループ化された４つの全てのアドレス・バイトに対して要求 されるエラー信号を生成する。ＯＲゲート１４−月および１４−７３からの奇数 および偶数のパリティ・エラー信号０ＤＡＰＥＲおよびＥＶＡＰＥＲが、タイミ ング信号Ｐ　Ｉ　ＰＥ０Ｂ＋ＯＡに応答してエラー・フリップフロップ＋４−８ ６および１４−８７に格納される。

パリティ検査回路１４−６９および１４−７０は、部品番号７４Ａ　３２８０に より示される標準的なパリティ発生回路から構成され、エラー・フリップフロッ プは部品番号７４Ａ　５１８２３により示される標準的なりロックされたフリッ プフロップから構成されている。説明を容易にするため、ゲート１４−７１およ び１４−７３は、否定入力ＯＲゲートとして作動する部品番号７４３２０で示さ れる標準的なＮＡＮＤゲートを用いて構成することができる単純なＯＲゲートと して示される。

第２ｂ図は、偶数パリティ検査回路１４−７０の一部を更に詳細に示している。

パリティ発生回路＋４−７００と対応するこの部分は、偶数ラッチ＋４−７２に 格納された次の下位バイト・アドレス・ビットＥＶＡＤＯ８〜！５に対するパリ ティ・エラー信号ＥＶＡＰＥＩＡを、これら信号を対応する変換ビットＦＬＡＰ Ｏ８と組合せて出力信号ＥＶＡＰＥＩを生じることにより生成する。信号ＥＶＡ ＰＥＩは、次に、排他的ＯＲ回路＋４−７０２内のアドレス・パリティ・ビット 信号ＣＭＡ　ＰＯ２と組合されて、出力エラー信号ＥＶＡＰ　Ｉ　Ａを生じる。

この信号は、パリティ検査回路１４−７０の残りの回路により生成される他の３ つの信号と共に、ＯＲ回路１４−７３へ与えられる。

（作動説明） 第１図乃至第２ｂ図および第３図および第４図のタイミングおよび流れ図におい て、本発明の方法および装置を包含するキャッシュ・サブシステム１４−６の作 動についてここで説明する。先に述べたように、本発明は、キャッシュ・サブシ ステム１４−６が、増分回路を含むそのアドレス経路内で完全な保全性を維持す ることを可能にする。キャッシュ・サブシステム１４−６は、アドレス・セレク タ回路＋４−６２からパリティ検査ビットまたは保全性ビットを保有するソース １４−１乃至１４−５のどれかからのアドレスを受取る。このソース特にＣＰＵ 　ＶＭＭＵに対して課される時間的制約を最小限度に抑えるため、本発明の構成 は、アドレスおよび保全性ビットの到着時間が第４図に示されるようにずれるこ とを許容する。即ち、ＶＭＭＵにより発生される保全性ビットは、登録簿サイク ルの中途まで遅れることが許容される。この時、これら保全性ビットはタイミン グ信号Ｐ　Ｉ　ＰＥ０Ａ＋ＯＡの負になる縁部即ち復縁部においてラッチされる 。アドレス・ビットは、ロード信号ＡＤＬＯＡＤに応答して、登録簿サイクルの 四分の−の如く時間的に早くラッチされる。

アドレス・ビットと共に、２つの変換ビットもまたラッチされる。その後、増分 されたアドレス・ビット、奇数アドレス・ビットおよび、検出されれば、エラー 信号がタイミング信号Ｐ　Ｉ　ＰＥＯＢ＋ＯＡに応答してラッチされる。

変換ビットは、ＰＡＬ回路１４−６５により増分動作中並行的に生成される。第 ２ａ図から判るように、回路は入力としてキャッシュ・メモリー・アドレス信号 ＣＭＡＤ　１３〜ＣＭＡＤ２２を受取り、これら信号は、もしアドレス・ビット ＣＭＡＤ　１７〜２２がハイである即ち２進数１であるならばロー即ち２進数０ となる増分桁送り信号ＩＮＣＲＹＯに加えて、アドレス・ビット１３〜２２と対 応する。ＰＡＬ回路＋４−６５は、出力として、それぞれフリップ・アドレス・ パリティ・ビット０８および！６と対応する信号ＦＬＰＡＯ８およびＦＬＰＡ１ ６を生じる。

信号ＦＬＰＡＬＯ８およびＦＬＰＡＬ１６の状態は、下表に従って生成される。

即ち、 示されたように、繰上げ信号ＩＮＣＲＹＯがハイの状態の時、このことは増分が 生じないことを示す０反対に、信号ＩＮＣＲＹＯがローの時は、増分が生じるこ とになる。信号ＩＮＣＲＹＯおよびＣＭＡＤ　１６の状態は、アドレスの下位バ イトからの繰上げがあったかどうかを決定する。奇数のアドレス・ビットＣＭＡ Ｄ　１３〜１５が繰上げの結果として状態を変化させることが予測される時、変 換ビット信号ＦＬＰＡＰＯ８が「１」にセット１される。アドレス・ビット２２ 　（ＣＭＡＤ２２）がローの時は、これは増分が生じないことを示す０反対に、 アドレス・ビット２２がハイの時増分が生じることになる。括弧内の各テーブル の左側の番号は、状態を変化させると予測されるビット数を示している。

上記のテーブルから、信号ＦＬＰＡＯ８およびＦＬＰＡ１６に対する論理式は下 記の如くである。

即ち。

ＦＬＰＡＰＯ８＝　［ＮＣＲＹＯ＋ＣＭＡＤ　１６＋ＣＭＡＤ　１４・ＣＭＡＤ 　１５ ＦＬＰＡＰ１６＝ＣＭＡＤ２２＋ＣＭＡＤ２１＋ＣＭＡＤ　１９・ＣＭＡＤ２０ ＋ＣＭＡＤ１７・ＣＭＡＤｌＢ・ＣＭＡＤ２０ アドレス・ビットと保全性ビットとの到着時間の間に小さな差しかない場合には 、ＰＡＬ回路１４−６５はまた、アドレスのパリティ・ビットまたは保全性ビッ トを直接変換するため用いることができる。このような場合、パリティ・ビット または保全性ビット信号ＣＭＡＰＯ８およびＣＭＡＰ１６はまたＰＡＬ回路１４ −６５へ入力として与えられる。変換された保全性ビットＣＭＡＰＯ８Ｅおよび ＣＭＡＰ１６Ｅの状態が、下表に従って生成される。即ち、 ＣＭＡＰＯ８Ｅ　ＣＭＡＰ１６Ｅ 信号ＣＭＡＰＯ８およびＣＭＡＰＯａＥ＆を共ニアトレス・ビット８〜１５の関 数であり、信号ＣＭＡＰ１６およびＣＭＡＰ１６Ｅは共にアドレス・ビット１６ 〜２２の関数であることが判るであろう。

上記のことから、信号ＣＭＡＰＯ８ＥおよびＣＭＡＰ１６Ｅに対する論理式は下 記の如くとなる。

即ち。

ＣＭＡＰＯ８Ｅ＝ＣＭＡＰＯ８−ＩＮＣＲＹＯ＋ＣＭＡＰＯ８・　ＩＮＣＲＹＯ ＋ ＣＭＡＤ　１　６　・　ＣＭＡＰＯ８・ＣＭＡＤ２２　・　ＣＭＡＰ１６＋ ＣＭＡＤ　１　９　・　ＣＭＡＤ２１　・ＣＭＡＤ２２　・　ＣＭＡＤ　１６＋ ＣＭＡＤ　１　９　・　ＣＭＡＤ２１　・ＣＭＡＤ２２　・　ＣＭＡＰ１６ 次に第３図において、アドレス・セレクタ回路１４−６２がアドレス・ソースと し”ｔ”ｃＰＵｏ　ＶＭＭＵ１４−２を選択したものと仮定しよう、キャッシュ ・タイミング回路により確立される如き１つのキャッシュ・サイクルの初めにお いて、選択された３６ビツトのアドレスの部分が奇数アドレス・ラッチ１４−６ ８、偶数アドレス・ラッチ＋４−７２、増分回路＋４−６４、およびパリティ変 換回路＋４−６５に対して人力として与えられる。望ましい実施態様においては 、４つの保全性ビットＣＭＡＰＥＸ、ＣＭＡＰＯＯ乃至ＣＭＡＰ１６の着信を遅 らせることができる。従って、３２のソース・アドレス・ビットが奇数アドレス ・ラッチ１４−６８に対しラッチされる。即ち、アドレス・ビット２２（ＣＭＡ Ｄ２２）が奇数／偶数の開始アドレス・ビットである。もしこれが２進数「０」 ならば、これは、選択されたソース・アドレスが既に偶数であり、その結果増分 が生じる必要がないことを意味する。もしアドレス・ビット２２が２進数「１」 であれば、これは、増分が生じること、および選択されたソース・アドレスが奇 数であることを意味する。

上記のことから、第３図から判るように、アドレス・ビット２２の状態の関数と して増分される下位バイトの選択されたソース・アドレス・ビット（ＣＭＡＤ　 １６〜２１）が、ビット２２が２進数「０」である時、変化することなく偶数ア ドレス・ラッチ＋４−７２へ送られる。

ビット２２が２進数「１」である時、下位のバイト・アドレス・ビットＣＭＡＤ １６〜２１が回路１４−６４により１だけ増分される。

増分が生じる間、下位バイトのアドレス・ビットＣＭＡＤ　１６〜２１の状態か らＰＡＬ変換回路＋４−６５は、下位変換ビットＦＰＬＡ１６を、増分の故に状 態を変化すると予測される下位バイトのアドレス・ビットの数が奇数かどうかを 示す状態ヘセットするよう作動する。もしこの数が奇数ならば、ビットＦＬＰＡ １６が２進数「１」にセットされ、変化が予測されるビット数が偶数である時逆 に２進数「０」にセットされる。

第３図から判るように、ＰＡＬ変換回路１４−６５は次の下位変換ビットＦＬＰ ＡＯ８を、増分の故に状態を変化すると予測される次の下位のアドレス・バイト の一部のアドレス・ビット（ＣＭＡＤ　１３〜１５）の数が奇数であるかどうか を示す状態にセットする。増分は、第２ａ図のＮＡＮＤゲート！４−６４０から の増分繰上げ信号ＩＮＣＲＹＯの状態により確立される。信号ＩＮＣＲＹＯが２ 進数「１」である時、これは増分が生じないことを示す。逆に、信号ＩＮＣＲＹ Ｏが２進数「０」でありアドレス信号ＣＭＡＤ　１７〜２２が全て「１」である ことを示す時、これは増分が生じることを示す。

第３図から判るように、もし状態を変化させると予測される次の下位バイトのア ドレス・ビットＣＭＡＤ　１３〜１５の数が奇数ならば、変換ビットＦＬＡＰＯ ８が２進数「１」にセットされる。逆に、もし状態を変化すると予測される数が 偶数ならば、変換ビットＦＬＡＰ０８は２進数「０」にセットされる。

アドレス・ロード信号ＡＤＬＯＡＤに応答して、ｌＯの増分されたアドレス・ビ ットと２つの変換ビットを含むアドレス・ビットが、偶数のアドレス・ラッチ１ ４−７２にラッチされる。同時に、増分されない３２のアドレス・ビットが奇数 のアドレス・ラッチ＋４−６８にラッチされる。第３図から判るように、ラッチ された変換ビットを用いて、タイミング信号Ｐ　Ｉ　ＰＥ０Ａ＋ＯＡに応答して パリティ・アドレス・ラッチ＋４−６６にラッチされる、後に到着するバイト保 全性ビットＣＭＡＰＯ８およびＣＭＡＰ１６の状態を補数化させる即ち反転させ る。

その後、パリティ検査回路１４−６９および１４−７０を用いて、ソース・アド レスがエラーなく転送されあるいは増分されたことを検証する。

本発明の構成は、着信のための時間のＵれを最大限にする、換言すれば、第２ｂ 図に示されるように、増分されたアドレス・ビットを最初に変換ビットと組合せ ることにより、後に到着する保全性ビットをできるだけ遅らせる。この中間結果 は、次に、排他的ＯＲ回路１４−７０２等により後に到着する保全性ビットと組 合され、前記回路が対応する変換ビットの状態の関数として保全性ビットの所要 の補数化即ち反転を行なうものである。

補数化および検証は共に排他的ＯＲ操作であるため、これらは如何なるシーケン スで実施しても同じ結果となり得る。

第３図から判るように、検証即ち検査操作の結果は、パイプラインのフリップフ ロップ＋４−８６および＋４−８７に格納される。即ち、もし奇数および偶数の アドレス・ラッチ＋４−６８および１４−７２に格納された４つのアドレス・バ イトのどれかがエラー信号を生じるならば、このためＯＲゲート１４−７１およ び１４−７３の対応するものをしてその出力を２進数「１」に強制させる。この 状態は更に、タイミング信号ＰＩＰＥＯＢ＋ＯＡに応答して、エラー・フリップ フロップ１４−８６および１４−８７の１つを強制して２進数「１」に切換えさ せる。ＯＲゲート＋４−７１および１４−７３により生成されたエラー信号を用 いて、キャッシュ・ヒツト回路を強制してミス条件を信号させて、キャッシュ・ サブシステム１４−６がそのバッファ・メモリー１４−８８および１４−９０か ら負適正なデータを読出すことを阻止する。このため、保全サイクルの実施中に 検出された主う−が、登録簿サイクルを無効化してキャッシュ・ミス条件を生じ る。

上記のことから、本発明の方法および装置が、増分経路に送られることが要求さ れるアドレスに対し非常に有効な保全性ビットの高速生成を如何にして行なうか が判る。この生成は、アドレスとその保全性ビットとの間の到着時間の差異を許 すことができる。更に、信頼性の観点から、本発明は、アドレス転送および（ま たは）増分操作の検証を可能にする。

当業者には、本発明の望ましい実施態様に対し多くの変更が可能であることが明 らかであろう。例えば、本発明は、色々な形式の装置で使用される他の形式のソ ースに対し、如何なる数のバイトに対しても保全性ビットを生成するため使用す ることができる。また、本発明には、他の形式のプログラム可能論理要素を用い ることも可能である。

状態を変化させると予測される特性は奇数であるビット数に照すものであったが 、この特性は変更することも可能である。また、増分操作が１に等しい定数の加 算を含んでいたが、本発明によれば他の形式の増分操作もまた同様な方法で実施 が可能である。

法規に従って本発明の最善の形態について示し記述したが、請求の範囲に記載さ れる如き本発明の主旨から逸脱することなく変更が可能であり、またある場合に は、本発明の他の特徴は用いることなくそのある特徴を有効に使用することもで きる。

手続補正書 昭和６３年　９月　７歯

Claims (1)

1. 【特許請求の範囲】 １．増分回路を含むアドレス経路を介して複数のソースのいずれかから受取られ た複数の保全性ビットを含む１つのアドレスの転送の保全性を検証する方法にお いて、 （ａ）前記複数の保全性ビットを前記の麦取られたアドレスから分離し、 （ｂ）前記の受取られた複数の保全性ビットを格納し、 （ｃ）前記の受取られたアドレスが前記増分回路により増分されつつあるかどう かの関数として、多数の変換ビットを生成し、 （ｄ）前記歩数の変換ビットを格納し、（ｅ）前記変換ビットの状態に従って前 記保全性ビットを補数化し、 （ｆ）前記の増分されたアドレスを変換された保全性ビットと共に使用する装置 へ転送する ステップからなることを特徴とする方法。 ２．（ｇ）前記ステップ（ｆ）の前記増分されたアドレスおよび前記変換された 保全性ビットを検査して、前記の受取られたアドレスがエラーなしに転送され、 あるいは増分されたことを検証するステップを含むことを特徴とする請求項１記 載の方法。 ３．前記ステップ（ｇ）が、 （１）前記増分されたアドレスを前記変換ビットと論理的に組合せて第１の結果 を生じ、 （２｝該第１の結果を前記受取ったアドレスの前記保全性ビットと論理的に組合 せて、前記アドレスと、これと関連した前記保全性ビットとの間の到着時間の遅 れの最大量を許すようにする ステップを含むことを特徴とする請求項１記載の方法。 ４．前記の使用する装置がキャッシュ・メモリーであることを特徴とする請求項 １記載の方法。 ５．前記ステップ（ｃ）が、 （１）前記受取ったアドレスが増分されるかどうかを検出し、 （２）該ステップ（１）が増分を示さなければ変換ビットを第１の状態にセット し、 （３）もし前記ステップ（１）が増分を表示して、変化が予測される前記アドレ スのビット数が偶数であるならば、前記変換ビットを前記第１の状態にセットし 、 （４）もし前記ステップ（１）が増分を表示して、変化が予測される前記アドレ スのビット数が奇数であるならば、前記変換ビットを第２の状態にセットする ステップを含むことを特徴とする請求項１記載の方法。 ６．前記の受取ったアドレスが複数のバイトを含み、前記ステップ（３）および （４）が、それぞれ（ａ）前記アドレスの各バイトを調べて、増分により変化が 予測される前記バイトにおける前記ビット数が奇数である時、これと関連する保 全性ビットを補数化し、 （ｂ）全てのバイトが調べられるまで、前記ステップ（３）を反復する ステップを含むことを特徴とする請求項５記載の方法。 ７．増分回路を含むアドレス経路を介して転送される複数のソースのいずれかか ら受取られた多数の保全性ビットを含むアドレスに対する保全性ビットを生成す る方法において、 （ａ）前記アドレスの少なくとも一部を前記増分回路に与えて、予め定めた量だ け増分されたアドレスを生成し、 （ｂ）前記アドレスの前記一部、および前記多数の保全性ビットの対応するもの をプログラム可能な論理素子に与え、 （ｃ）前記受取ったアドレスが前記増分回路により増分されるかとうかの関数と して、前記多数の保全性ビットの前記の対応するものを、前記論理素子によって 、前記増分されたアドレスの保全性ビットに変換し、（ｄ）前記多数の保全性ビ ットを含む前記の増分されないアドレスか、あるいは前記増分されたアドレスの いずれか、および変換された保全性ビットを、使用する装置へ転送する ステップからなることを特徴とする方法。 ８．（ｅ）前記ステップ（ｃ）の前記増分されたアドレスおよび前記変換された 保全性ビットを調べて、前記受取られたアドレスがエラーなしに転送され、ある いは増分されたことを検証するステップを含むことを特徴とする請求項７記載の 方法。 ９．前記ステップ（ｅ）が、 （１）前記の増分されたアドレスを前記変換された保全性ビットと論理的に組合 せて、エラー発生の表示を生じるステップを含むことを特徴とする請求項７記載 の方法。 １０．前記ステップ（ｃ）が、 （１）前記受取られたアドレスが増分されるかどうかを検出し、 （２）該ステップ（１）が増分を生じないことを示すならば、変換されることな く前記保全性ビットを転送し、 （３）前記ステップ（１）が増分を示し、変化が予測される前記アドレスのビッ ト数が偶数であるならば、前記保全性ビットを変化させずに転送し、（４）前記 ステップ（１）が増分を示し、変化が予測される前記アドレスのビット数が奇数 であれば、前記保全性ビットを補数化するステップを含むことを特徴とする請求 項７記載の方法。 １１．増分回路を含むアドレス経路を介して複数のソースのいずれかから受取ら れた複数の保全性ビットを含む１つのアドレスの転送の保全性を検証する装置に おいて、 前記ソースと接続されて、前記複数の保全性ビット、および異なる時前記ソース の１つから転送される前記アドレスを別個に格納する入力手段と、 前記増分回路および前記ソースと接続されて、増分される前記アドレスの多数の ビットを受取るプログラム可能な論理回路手段とを設け、該論理回路手段は、前 記増分回路により示される如く前記アドレスの前記部分が増分されるかどうかの 関数として、前記アドレスの前記ビット数に対する対応する数の変換ビットを生 成し、 前記回路手段と接続されて前記多数の変換ビットを格納する手段と、 前記論理回路手段と接続され、前記変換ビットの状態に従って増分されないアド レスの前記保全性ビットを補数化させる論理手段と、 該論理手段および前記増分回路と接続され、前記増分されたアドレスを変換され た保全性ビットと共に使用する装置へ転送する手段と を設けてなることを特徴とする装置。 １２．前記増分されたアドレスと前記変換された保全性ビットを検査して、前記 アドレスが前記増分回路によりエラーなしに転送されあるいは増分されたことを 検証する手段を更に設けることを特徴とする請求項１１記載の装置。 １３．よ前記増分されたアドレスを前記変換ビットと論理的に組合せて第１の結 果を生じる第１の手段と、該第１の結果を前記ソース・アドレスの前記保全性ビ ットと論理的に組合せて、前記異なる時点間の最大量の遅れを許容する第２の手 段とを更に設けることを特徴とする請求項１１記載の装置。 １４．前記使用する装置がキャッシュ・メモリーであることを特徴とする請求項 １１記載の装置。 １５．前記受取られたアドレスが増分されるかどうかを検出する手段を更に設け 、 前記プログラム可能な論理回路手段が、前記検出手段が増分を示さなければ変換 されることなく前記保全性ビットの状態と対応する変換ビットを転送するように 、 もし前記検出手段が増分を表示し、状態の変化が予測される前記アドレスの前記 多数のビットのビット数が偶数であるならば、前記変換ビットを変化のないこと を示す第１の状態へセットするように、またもし前記検出手段が増分を表示し、 状態の変化が予測される前記アドレスの前記ビット数が奇数であるならば、前記 変換ビットを第２の状態に補数化させるようプログラムされることを特徴とする 請求項１１記載の装置。 １６．増分回路を含むアドレス経路を介して受取られた、複数のアドレス・ビッ トと複数の保全性ビットとを含む１つのアドレスの転送の保全性を検証する装置 において、 前記増分回路と接続されて、予め定めた量だけ増分された前記アドレスを受取る 入力レジスタ手段と、 前記アドレスと接続されて前記アドレスを受取るプログラム可能な論理装置とを 設け、該装置は、前記アドレス・ビットの少なくとも１つの状態により指示され る如く前記受取られたアドレスが前記増分回路により増分されるかどうかの関数 として、複数の前記保全性ビットを増分される保全性ビットへ変換し、 前記増分されないアドレスまたは前記増分されたアドレスのいずれかと前記変換 された保全性ビットを使用される装置へ転送する手段 を設けてなることを特徴とする装置。 １７．前記入力レジスタ手段と接続された検査手段を更に設け、該検査手段は、 前記増分されたアドレスおよび変換された保全性ビットがエラーなしに転送され あるいは増分されたことを検証することを特徴とする請求項１６記載の装置。 １８．前記検査手段が、前記増分されたアドレスを前記変換された保全性ビット に論理的に加えてエラーを表わす信号を生じる排他的ＯＲ回路を含むことを特徴 とする請求項１７記載の装置。 １９．前記プログラム可能な論理装置が、前記アドレス・ビットの前記状態が増 分が生じないことを指示するならば、変換することなく前記保全性ビットを転送 するようプログラムされた第１の手段と、変化が予測された前記アドレスのビッ ト数が偶数であり、前記アドレス・ビットの前記状態が増分が生じることを指示 するならは、変化を生じることなく前記保全性ビットを転送するようプログラム された第２の手段と、状態の変化が予測されるアドレス・ビットの数が奇数であ りかつ前記アドレス・ビットの前記状態が増分が生じることを指示するならば、 前記保全性ビットを補数化するようプログラムされた第３の手段とを含むことを 特徴とする請求項１６記載の装置。 ２０．前記プログラム可能な論理装置がプログラム可能なアレイ論理回路である ことを特徴とする請求項１９記載の装置。