JPH0147925B2 - - Google Patents
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- Publication number
- JPH0147925B2 JPH0147925B2 JP56037563A JP3756381A JPH0147925B2 JP H0147925 B2 JPH0147925 B2 JP H0147925B2 JP 56037563 A JP56037563 A JP 56037563A JP 3756381 A JP3756381 A JP 3756381A JP H0147925 B2 JPH0147925 B2 JP H0147925B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- electrode
- gate electrode
- source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はMOSFETを主要構成素子とする出力
バツフア回路に関する。
バツフア回路に関する。
近年MOSFETによる集積回路の集積度が増加
し多機能化するにつれ、リニア回路もMOSFET
で構成し集積回路の中に含めてしまう傾向が強く
なりつつある。しかしMOSFETをリニア回路に
適用するに当つては多くの難点があり、それらは
MOSFET回路に独特な回路方式により解決され
ねばならない。そのような難点のうち大きなもの
の１つは、導通抵抗が高いことである。このため
に増幅器などの回路の出力抵抗が高くなり、周波
数帯域が狭くなる他高利得の増幅器では回路が不
安定になりやすい問題がある。これを解決する方
法は回路の出力段に低出力抵抗の出力バツフア回
路を設けることであり、このような出力バツフア
回路としては、従来ソース接地回路の出力を入力
に帰還させた回路が広く用いられている。この従
来の回路についての一実施例を表わす第１図に従
つて説明する。
し多機能化するにつれ、リニア回路もMOSFET
で構成し集積回路の中に含めてしまう傾向が強く
なりつつある。しかしMOSFETをリニア回路に
適用するに当つては多くの難点があり、それらは
MOSFET回路に独特な回路方式により解決され
ねばならない。そのような難点のうち大きなもの
の１つは、導通抵抗が高いことである。このため
に増幅器などの回路の出力抵抗が高くなり、周波
数帯域が狭くなる他高利得の増幅器では回路が不
安定になりやすい問題がある。これを解決する方
法は回路の出力段に低出力抵抗の出力バツフア回
路を設けることであり、このような出力バツフア
回路としては、従来ソース接地回路の出力を入力
に帰還させた回路が広く用いられている。この従
来の回路についての一実施例を表わす第１図に従
つて説明する。
第１図において、MOSFET１と２は
MOSFET１を負荷素子とするソース接地回路を
構成している。MOSFET３と４からなる部分は
出力電圧V0を入力とするソースホロワ回路とし
て働き出力電圧V0をMOSFET１と２からなるソ
ース接地回路の入力９に帰還する。一方
MOSFET４はMOSFET３と共にMOSFET３を
負荷素子とするソース接地回路を構成し、入力端
子７に印加される入力電圧VINを増幅して点９に
伝える。以上の結果、MOSFET１と２からなる
ソース接地回路の入力点９には入力電圧VINが増
幅された電圧と出力電圧V0が帰還された電圧が
重ね合つたものが表われる。この回路での出力電
圧の帰還を考えるとMOSFET１と２からなるソ
ース接地回路は入力点９の電圧の位相を反転し、
またMOSFET３を入力トランジスタとするソー
スホロワ回路はその入力８の電圧の位相を反転し
ないから、この帰還は負帰還となる。しかも、普
通MOSFET１と２からなるソース接地回路の電
圧利得は１よりかなり大きく、またMOSFET３
を入力トランジスタとするソースホロワ回路の電
圧利得はほぼ１であるから、この結果この回路全
体の出力抵抗はMOSFET２の相互コンダクタン
をgm2とするとき１／gm2にほぼ等しくなる。す
なわち、負荷素子の働きをするMOSFET１は出
力抵抗の低下にほとんど寄与していない。従つて
この回路で出力抵抗を下げるにはgm2を大きくす
る必要があるが、の為にはMOSFET２を流れる
電流を増すか、MOSFET２のチヤネル幅を大き
くする方法によらざるを得ず、集積回路の高密度
化の要求による消費電力や面積の制限と矛盾する
ことになる。このため現実には充分に低い出力抵
抗は得られずにある程度の値で妥協せざるを得な
い場合が多い。
MOSFET１を負荷素子とするソース接地回路を
構成している。MOSFET３と４からなる部分は
出力電圧V0を入力とするソースホロワ回路とし
て働き出力電圧V0をMOSFET１と２からなるソ
ース接地回路の入力９に帰還する。一方
MOSFET４はMOSFET３と共にMOSFET３を
負荷素子とするソース接地回路を構成し、入力端
子７に印加される入力電圧VINを増幅して点９に
伝える。以上の結果、MOSFET１と２からなる
ソース接地回路の入力点９には入力電圧VINが増
幅された電圧と出力電圧V0が帰還された電圧が
重ね合つたものが表われる。この回路での出力電
圧の帰還を考えるとMOSFET１と２からなるソ
ース接地回路は入力点９の電圧の位相を反転し、
またMOSFET３を入力トランジスタとするソー
スホロワ回路はその入力８の電圧の位相を反転し
ないから、この帰還は負帰還となる。しかも、普
通MOSFET１と２からなるソース接地回路の電
圧利得は１よりかなり大きく、またMOSFET３
を入力トランジスタとするソースホロワ回路の電
圧利得はほぼ１であるから、この結果この回路全
体の出力抵抗はMOSFET２の相互コンダクタン
をgm2とするとき１／gm2にほぼ等しくなる。す
なわち、負荷素子の働きをするMOSFET１は出
力抵抗の低下にほとんど寄与していない。従つて
この回路で出力抵抗を下げるにはgm2を大きくす
る必要があるが、の為にはMOSFET２を流れる
電流を増すか、MOSFET２のチヤネル幅を大き
くする方法によらざるを得ず、集積回路の高密度
化の要求による消費電力や面積の制限と矛盾する
ことになる。このため現実には充分に低い出力抵
抗は得られずにある程度の値で妥協せざるを得な
い場合が多い。
本発明は従来回路のこのような欠点を解決する
ため、負荷素子１も出力抵抗の低下のために積極
的に利用することにより、従来回路よりはるかに
出力抵抗の低い出力バツフア回路を提供すること
を目的とする。
ため、負荷素子１も出力抵抗の低下のために積極
的に利用することにより、従来回路よりはるかに
出力抵抗の低い出力バツフア回路を提供すること
を目的とする。
本発明によれば、ドレイン電極を第１の電源に
接続し、ソース電極を出力端子に接続した第１の
MOSFETと、ドレイン電極を出力端子に接続し
ソース電極を第２の電源に接続した第２の
MOSFETと、ゲート電極を前記出力端子に接続
した第３のMOSFETと、ゲート電極を入力端子
に接続した第４のMOSFETと、ゲート電極を前
記出力端子に接続した第５のMOSFETと、一端
を前記第１の電源に接続し他の一端を前記第１の
MOSFETのゲート電極に接続した負荷素子を具
備し、前記第３のMOSFETのドレイン電極と前
記第１の電源との間及び前記第３のMOSFETの
ソース電極と前記第２のMOSFETのゲート電極
との間及び前記第４のMOSFETのドレイン電極
と前記第２のMOSFETのゲート電極との間及び
前記第４のMOSFETのソース電極と前記第２の
電源との間及び前記第５のMOSFETのドレイン
電極と前記第１のMOSFETのゲート電極との間
及び前記第５のMOSFETのソース電極と前記第
２の電源との間のそれぞれに導電路があり、かつ
前記第１、第２、第３、第４、第５の全て
MOSFETが同一導電型であることを特徴とする
出力バツフア回路が得られる。
接続し、ソース電極を出力端子に接続した第１の
MOSFETと、ドレイン電極を出力端子に接続し
ソース電極を第２の電源に接続した第２の
MOSFETと、ゲート電極を前記出力端子に接続
した第３のMOSFETと、ゲート電極を入力端子
に接続した第４のMOSFETと、ゲート電極を前
記出力端子に接続した第５のMOSFETと、一端
を前記第１の電源に接続し他の一端を前記第１の
MOSFETのゲート電極に接続した負荷素子を具
備し、前記第３のMOSFETのドレイン電極と前
記第１の電源との間及び前記第３のMOSFETの
ソース電極と前記第２のMOSFETのゲート電極
との間及び前記第４のMOSFETのドレイン電極
と前記第２のMOSFETのゲート電極との間及び
前記第４のMOSFETのソース電極と前記第２の
電源との間及び前記第５のMOSFETのドレイン
電極と前記第１のMOSFETのゲート電極との間
及び前記第５のMOSFETのソース電極と前記第
２の電源との間のそれぞれに導電路があり、かつ
前記第１、第２、第３、第４、第５の全て
MOSFETが同一導電型であることを特徴とする
出力バツフア回路が得られる。
以下、本発明を１実施例を表わす第２図に従つ
て説明する。
て説明する。
第２図において、第１のMOSFET２１のドレ
イン電極は第１の電源３０に、ソース電極は出力
端子２８にそれぞれ接続され、第２のMOSFET
２２のドレイン電極は出力端子２８に、ソース電
極は第２の電源３１にそれぞれ接続されている。
また第３のMOSFET２３のゲート電極は出力端
子２８に、第４のMOSFET２４のゲート電極は
入力端子２７に、第５のMOSFET２５のゲート
電極は出力端子２８にそれぞれ接続され、
MOSFET２６は負荷素子としてドレインならび
にゲート電極は第１の電源３０にソース電極は第
１のMOSFET２１のゲート電極に接続されてお
り、さらに第３のMOSFET２３のドレイン電極
およびソース電極はそれぞれ第１の電源３０およ
び第２のMOSFET２２のゲート電極に、第４の
MOSFET２４のドレイン電極およびソース電極
はそれぞれ第２のMOSFET２２のゲート電極お
よび第２の電源３１に、第５のMOSFET２５の
ドレイン電極およびソース電極はそれぞれ第１の
MOSFET２１のゲート電極および第２の電源３
１に接続されている。
イン電極は第１の電源３０に、ソース電極は出力
端子２８にそれぞれ接続され、第２のMOSFET
２２のドレイン電極は出力端子２８に、ソース電
極は第２の電源３１にそれぞれ接続されている。
また第３のMOSFET２３のゲート電極は出力端
子２８に、第４のMOSFET２４のゲート電極は
入力端子２７に、第５のMOSFET２５のゲート
電極は出力端子２８にそれぞれ接続され、
MOSFET２６は負荷素子としてドレインならび
にゲート電極は第１の電源３０にソース電極は第
１のMOSFET２１のゲート電極に接続されてお
り、さらに第３のMOSFET２３のドレイン電極
およびソース電極はそれぞれ第１の電源３０およ
び第２のMOSFET２２のゲート電極に、第４の
MOSFET２４のドレイン電極およびソース電極
はそれぞれ第２のMOSFET２２のゲート電極お
よび第２の電源３１に、第５のMOSFET２５の
ドレイン電極およびソース電極はそれぞれ第１の
MOSFET２１のゲート電極および第２の電源３
１に接続されている。
MOSFET２３，２４の働きは第１図の
MOSFET３，４とそれぞれ同じであり、入力端
子２７に印加される電圧VINに対しては
MOSFET２３を負荷とするソース接地回路とし
て動作し入力電圧を増幅してMOSFET２１，２
２からなるソース接地回路の入力点２９に伝え、
また出力電圧V0に対してはMOSFET２３を入力
トランジスタとするソースホロワ回路として働き
出力電圧を入力点２９に帰還させる。MOSFET
２５と２６はMOSFET２６を負荷素子また出力
電圧V0を入力とするソース接地回路を構成する。
MOSFET２６は負荷素子としての動作をする他
の素子、例えばゲート電極とソース電極を接続し
たデプレツシヨン型MOSFETを使用することも
できる。このソース接地回路の出力はMOSFET
２１のゲート電極に加えられ、MOSFET２１は
MOSFET２２を負荷素子とするソースホロワ回
路として動作する。ここで、MOSFET２５，２
６からなるソース接地回路は出力電圧V0の位相
を反転してMOSFET２１のゲート電極に伝える
から、出力端子２８から見たMOSFET２１の内
部抵抗、すなわちMOSFET２１によるソースホ
ロワ回路の出力抵抗は、MOSFET２５，２６か
らなるソース接地回路の電圧利得の絶対値をＡ、
MOSFET２１の相互コンダクタンスをgm21とす
れば、ほぼ１／Agm21となる。MOSFET２３の
ソースホロワ回路により負帰還を受けるソース接
地のMOSFET２２の力抵抗は、MOSFET２２
の相互コンダクタンスをgm22とすれば、第１図
の場合と同様にほぼ１／gm22であるから、この
回路全体の出力抵抗は前記MOSFET２１，２２
の出力抵抗の並列接続と見て、ほぼ１／（gm22
＋gm21）に等しくなり、Agm21は容易gm22と同
程度以上の大きさにできるから、第１図に示す従
来例の場合と比較すると、出力段の負荷の
MOSFET２１を出力抵抗の低下に寄与させるこ
とで、大幅な出力抵抗の低下を達成できたことが
分かる。
MOSFET３，４とそれぞれ同じであり、入力端
子２７に印加される電圧VINに対しては
MOSFET２３を負荷とするソース接地回路とし
て動作し入力電圧を増幅してMOSFET２１，２
２からなるソース接地回路の入力点２９に伝え、
また出力電圧V0に対してはMOSFET２３を入力
トランジスタとするソースホロワ回路として働き
出力電圧を入力点２９に帰還させる。MOSFET
２５と２６はMOSFET２６を負荷素子また出力
電圧V0を入力とするソース接地回路を構成する。
MOSFET２６は負荷素子としての動作をする他
の素子、例えばゲート電極とソース電極を接続し
たデプレツシヨン型MOSFETを使用することも
できる。このソース接地回路の出力はMOSFET
２１のゲート電極に加えられ、MOSFET２１は
MOSFET２２を負荷素子とするソースホロワ回
路として動作する。ここで、MOSFET２５，２
６からなるソース接地回路は出力電圧V0の位相
を反転してMOSFET２１のゲート電極に伝える
から、出力端子２８から見たMOSFET２１の内
部抵抗、すなわちMOSFET２１によるソースホ
ロワ回路の出力抵抗は、MOSFET２５，２６か
らなるソース接地回路の電圧利得の絶対値をＡ、
MOSFET２１の相互コンダクタンスをgm21とす
れば、ほぼ１／Agm21となる。MOSFET２３の
ソースホロワ回路により負帰還を受けるソース接
地のMOSFET２２の力抵抗は、MOSFET２２
の相互コンダクタンスをgm22とすれば、第１図
の場合と同様にほぼ１／gm22であるから、この
回路全体の出力抵抗は前記MOSFET２１，２２
の出力抵抗の並列接続と見て、ほぼ１／（gm22
＋gm21）に等しくなり、Agm21は容易gm22と同
程度以上の大きさにできるから、第１図に示す従
来例の場合と比較すると、出力段の負荷の
MOSFET２１を出力抵抗の低下に寄与させるこ
とで、大幅な出力抵抗の低下を達成できたことが
分かる。
以上の本発明の実施例に於てMOSFET２３，
２４ならびにMOSFET２５，２６はいずれも一
般的なソース接地回路を構成しているが、更に電
圧利得を増大させるため、あるいは入力側、出力
側に接続される外部回路の電圧条件などに適合さ
せるためなどの目的で、適当な抵抗素子、能動素
子等を加えることも可能であり、この特許請求の
範囲に示した条件を満たす構成であれば同様の効
果が期待できる。
２４ならびにMOSFET２５，２６はいずれも一
般的なソース接地回路を構成しているが、更に電
圧利得を増大させるため、あるいは入力側、出力
側に接続される外部回路の電圧条件などに適合さ
せるためなどの目的で、適当な抵抗素子、能動素
子等を加えることも可能であり、この特許請求の
範囲に示した条件を満たす構成であれば同様の効
果が期待できる。
以上説明した如く本発明によれば、わずかの素
子を付け加えるだけで、従来回路よりも出力抵抗
がはるかに小さい出力バツフア回路を得ることが
できる。
子を付け加えるだけで、従来回路よりも出力抵抗
がはるかに小さい出力バツフア回路を得ることが
できる。
第１図は従来例を示す回路図、第２図は本発明
の一実施例を示す回路図である。 １，２，３，４，２１，２２，２３，２４，２
５，２６……MOSFET、７，２７……入力端
子、８，２８……出力端子、９，２９，３２……
接続点、１０，１１，３０，３１……電源。
の一実施例を示す回路図である。 １，２，３，４，２１，２２，２３，２４，２
５，２６……MOSFET、７，２７……入力端
子、８，２８……出力端子、９，２９，３２……
接続点、１０，１１，３０，３１……電源。
Claims (1)
- １ ドレイン電極を第１の電源に接続しソース電
極を出力端子に接続した第１の絶縁ゲート型電界
効果トランジスタ（以下MOSFETと略称する）
と、ドレイン電極を出力端子に接続しソース電極
を第２の電源に接続した第２のMOSFETと、ゲ
ート電極を前記出力端子に接続した第３の
MOSFETと、ゲート電極を入力端子に接続した
第４のMOSFETと、ゲート電極を前記出力端子
に接続した第５のMOSFETと、一端を前記第１
の電源に接続し他の一端を前記第１のMOSFET
のゲート電極に接続した負荷素子を具備し、前記
第３のMOSFETのドレイン電極と前記第１の電
源との間及び前記第３のMOSFETのソース電極
と前記第２のMOSFETのゲート電極との間及び
前記第４のMOSFETのドレイン電極と前記第２
のMOSFETのゲート電極との間及び前記第４の
MOSFETのソース電極と前記第２の電源との間
及び前記第５のMOSFETのドレイン電極と前記
第１のMOSFETのゲート電極との間及び前記第
５のMOSFETのソース電極と前記第２の電源と
の間のそれぞれに導電路がありかつ前記第１の
MOSFETと前記第２のMOSFETと前記第３の
MOSFETと前記第４のMOSFETと前記第５の
MOSFETの全てが同一導電型であることを特徴
とする出力バツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037563A JPS57152204A (en) | 1981-03-16 | 1981-03-16 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037563A JPS57152204A (en) | 1981-03-16 | 1981-03-16 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152204A JPS57152204A (en) | 1982-09-20 |
| JPH0147925B2 true JPH0147925B2 (ja) | 1989-10-17 |
Family
ID=12500985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56037563A Granted JPS57152204A (en) | 1981-03-16 | 1981-03-16 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152204A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562715A (en) * | 1979-06-22 | 1981-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Transistor voltage amplifying circuit |
-
1981
- 1981-03-16 JP JP56037563A patent/JPS57152204A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562715A (en) * | 1979-06-22 | 1981-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Transistor voltage amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152204A (en) | 1982-09-20 |
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