JPH0143467B2 - - Google Patents

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JPH0143467B2
JPH0143467B2 JP55166516A JP16651680A JPH0143467B2 JP H0143467 B2 JPH0143467 B2 JP H0143467B2 JP 55166516 A JP55166516 A JP 55166516A JP 16651680 A JP16651680 A JP 16651680A JP H0143467 B2 JPH0143467 B2 JP H0143467B2
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JP
Japan
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transistor
power transistor
collector
amplifier circuit
emitter
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JP55166516A
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JPS5690563A (en
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Hooru Gyuntaa
Myunderu Geraruto
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Siemens AG
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Siemens AG
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Publication date
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Publication of JPH0143467B2 publication Critical patent/JPH0143467B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors

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  • Bipolar Transistors (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、第１のバイポーラ・パワートランジ
スタと、このパワートランジスタに相補型のトラ
ンジスタと、第１のパワートランジスタと同型の
第２のパワートランジスタとを有する集積増幅器
回路に関する。
このような集積増幅器回路においては、まず過
制御されたトランジスタにおいて、すなわち飽和
状態において、その過制御されたトランジスタの
コレクタ・ベースダイオードが導通して、そのた
めにそこで拡散容量が生じることを保証すべきで
ある。この場合ここでトランジスタが阻止状態に
切換えられると、この拡散容量は放電しなければ
ならない。このことは時間的な損失を意味し、こ
れはときとぎ、例えば低周波電力増幅器の場合に
非常に障害となる。かゝる増幅器の場合には例え
ば飽和状態への移行は高周波において望ましくな
い歪率増大をもたらす。この問題点は電力増幅器
の終段トランジスタにおいても生じる。そこに流
れる電流は、しばしば大きなアンペアに上昇し、
そのうえこのトランジスタの個々の領域における
一様な分布を必要とする。
トランジスタの飽和移行を阻止するための公知
の手段として、第１図に示すようにシヨツトキー
ダイオードSDのアノードを保護すべきトランジ
スタＴのベースに接続し、シヨツトキーダイオー
ドSDのカソードをトランジスタＴのコレクタに
接続するやり方がある。トランジスタＴは例えば
エミツタ接地で運転される。
他の公地の手段においては、一方では保護すべ
きトランジスタのベース端子を通して、他方では
そのトランジスタのコレクタ端子を通して導通さ
れるダイオード回路網を備え、このダイオード回
路網は、第１図に示すシヨツトキーダイオード
SDと同様に、障害となるトランジスタ飽和のお
それがあるときに過制御を生ぜしめる電流を飽和
移行前にトランジスタから除去することを目的と
する。このようにして例えばnpnトランジスタの
場合には導通したトランジスタの電圧は約0.7V
に制限される。
これは、例えば第２図に示された回路により行
なわれる。この回路ではエミツタ接地で運転され
るnpnトランジスタＴのコレクタ・ベース区間が
２つの互いに等しいダイオードＤ１およびＤ２に
よつて橋絡され、両ダイオードＤ１およびＤ２の
アノードはベース端子に電位を与える回路点Ｅに
接続されており、ダイオードＤ２のカソードはト
ランジスタＴのコレクタに、そしてダイオードＤ
１のカソードはトランジスタＴのベースに接続さ
れている。
飽和を防ぐ公知の手段を用いる場合には、大き
な制御電流を消費するか（第１図）、投入された
トランジスタの出力電圧を望ましくないほど高め
るかのいずれかの欠点が存在する。さらに、モノ
リシツクに構成する場合に、とくにそれにより条
件づけられる集積回路における高い場所的要求に
関しても、製造が複雑となる。
とりわけ増幅器において必要とするようなパワ
ートランジスタは、とりわけ音声周波数における
歪率低減に関係して、かつ寄生ローパス作用もし
くは位相ずれ及び寄生振動の抑制に関係して、飽
和をできるだけ避けるようにしなければならな
い。
本発明の目的は、パワートランジスタの飽和を
有効に防止し、しや断速度を高めるとともに、特
に低周波増幅器に使用するのに適し、所要面積を
節約でき、モノリシツク構成の可能な集積増幅器
回路を得ることにある。
この目的は本発明によれば、冒頭に記載した集
積増幅器回路において、増幅器回路の信号入力端
は第１のバイポーラ・パワートランジスタのベー
スと直接接続され、第１のパワートランジスタの
コレクタは増幅器回路の信号出力端と直接接続さ
れ、さらに第１のパワートランジスタのコレクタ
は抵抗を介して相補型のトランジスタのベースお
よび第２のパワートランジスタのコレクタと接続
され、増幅器回路の信号入力端は抵抗を介して基
準電位（接地電位）に対する端子と、また直列接
続された２つの抵抗を介して第２のパワートラン
ジスタのパワートランジスタのベースとそれぞれ
接続され、相補型のトランジスタのエミツタは直
列接続された両抵抗の分圧点と直接接続され、第
１のパワートランジスタのエミツタは抵抗を介し
て１つの接続点に接続され、この接続点にはさら
に第２のパワートランジスタのエミツタと、相補
型のトランジスタのコレクタと、基準電位に対す
る端子とが接続されることにより達成される。
次に本発明の実施例を図面について説明する。
第３図および第４図はパワートランジスタに適
した回路原理を示している。飽和から保護すべき
トランジスタはＴ２で、相補型のトランジスタは
Ｔ１で示されている。Ｕは供給電位であり、Ｊは
電流源を含みパワートランジスタを制御する電流
である。抵抗Ｒ２は動作点調整と保護すべきパワ
ートランジスタＴ２の放電とに役立つ。抵抗Ｒ１
を介して電流源Ｊ、例えば定電流源と協働して保
護すべきパワートランジスタＴ２のコレクタ・エ
ミツタ電圧UE(T2)を調整することができ、これに
ともなつてトランジスタＴ２の飽和度を調整する
ことができる。過制御電流は、次の関係式 UBE(T2)＋JR1≧UBE(T1)＋UCE(T2) が得られるとき除去される。但し、UBE(T2)および
UBE(T1)はトランジスタＴ２，Ｔ１のベース・エミ
ツタ電圧である。
所望の作用が行なわれるために、第３図に示さ
れた回路では保護すべきトランジスタ（npnトラ
ンジスタ）Ｔ２のコレクタが相補型のトランジス
タＴ１（つまりnpnトランジスタ）のベースに接
続されていて、トランジスタＴ１のコレクタは例
えば保護すべきトランジスタＴ２のエミツタと同
一電圧に置かれている。電流源Ｊは両抵抗Ｒ１，
Ｒ２の直列回路を介して電源電位と接続されてい
る。電流源Ｊはさらに相補型のトランジスタＴ１
のエミツタに接続され、かつ抵抗Ｒ１を介して保
護すべきトランジスタＴ２のベースに接続されて
いる。そして本例では保護すべきトランジスタＴ
２はエミツタ接地で運転され、相補型のトランジ
スタＴ１はコレクタ接地で運転される。すなわち
トランジスタＴ１はコレクタを基準電位に置き、
トランジスタＴ２はエミツタを基準電位に置いて
いる。定電流源Ｊは一方では運転電位Ｕを通し
て、他方では既に運転されている接続回路により
基準電位を通して運転される。回路の入力端Ｅは
相補型のトランジスタＴ１のエミツタに接続さ
れ、回路の出力端Ａは保護すべきトランジスタＴ
２のコレクタに接続されている。
第４図に示されている回路の場合には保護すべ
きトランジスタＴ２はpnpトランジスタであり、
したがつて保護トランジスタＴ１はnpnトランジ
スタである。その他においては、第１の運転電位
Ｕと基準電位とが交換されていることを除けば第
３図の回路の構成に対応する。
次にnpnパワートランジスタをもとに本発明の
実施例と従来技術とを比較することにする。そこ
でモノリシツク集積化回路技術におけるレイアウ
トを従来の場合については第５図に、本発明の場
合については第７図に示す。第６図は第５図に該
当する等価回路、第８図は第７図に該当する等価
回路を示す。
ある導電型のシリコン結晶表面における１で示
された領域はベース拡散によつてドーピングされ
ている。２はベース接触領域である。エミツタ４
は接触領域３を介してつながつている。コレクタ
領域５は全面的に埋込層で下に置かれている。線
Ａ―A′に沿つて本来のトランジスタＴ２が働き、
線Ｂ―B′に沿つて寄生トランジスタＴ２′が働ら
く。保護すべきトランジスタＴ２は減結合のため
のエミツタ抵抗REを有し、大きなベース・エミ
ツタ面積のために例えば寄生トランジスタＴ２′
の電流に対して８倍の電流を導く。このレイアウ
トによつてベース直列抵抗がもたらされ、これは
第６図および第８図において符号Ｒ１が付されて
いる。この抵抗Ｒ１は従来技術の実現にとつて重
要ではない。
典型的な例を次に示す。RE＝３Ω、R1＝3kΩ
である。増幅器を形成するトランジスタＴ２のコ
レクタ電流Jc2は64mAであるのに対して寄生トラ
ンジスタＴ２′のコレクタ電流J′c2は約8mAであ
る。トランジスタＴ２のベース電流JB2は0.4mA
であり、寄生トランジスタＴ２′のベース電流は
50μAにある。
本発明の主たる利点は、本発明が寄生トランジ
スタＴ２′および寄生抵抗Ｒ１を有効に利用する
ことができることである。第５図および第６図に
よる増幅器の本発明方向への構成を第７図および
第８図を参照しながら説明する。第７図にはレイ
アウトが示され、第８図には回路図が示されてい
る。
第５図による公知の構成に比べて、第４図によ
る構成におけるコレクタ領域が完全に埋込層によ
つて下に置かれるのではなくて埋込層が菱形状の
中断部で空けられている。この中断部は、“６”
で示され、エミツタ領域の両Ｒ状の切欠の下部の
エミツタ電極３の両側にあり、エミツタ領域では
ベースドーピングがシリコン表面に達している。
埋込層のこの中断は別の形状を有していてもよい
が、例示におけるように、分割なされてないよう
にしなければならない。この効果はこの個所にお
ける基板トランジスタＴ１の発生と寄生トランジ
スタＴ２′のためのコレクタ回路抵抗RCの形成と
にある。
この場合に次のことに注目すべきである。すな
わち、第１の導電型の基板上にそれとは反対の導
電型を有する単結晶シリコンが分離し、そして後
者がトランジスタＴ２に仕上げられていくことが
個々の製造ステツプの実質であるということであ
る。埋込層は公知のようにして基板表面にそれの
エピタキシヤル層形成前に生ぜしめられる。エミ
ツタおよびベースは局部的な拡散および／または
インプランテーシヨンによつて生ぜしめられる。
埋込層における中断部６によつてもたらされる
基板トランジスタＴ１はここでは増幅器を形成す
るトランジスタＴ２をを望ましくない過飽和から
保護する目的を持つている。第７図に示されてい
るレイアウトにより第８図に示されている回路図
が生じ、第７図によりレイアウトに該当する部分
が鎖線枠で囲まれている。この例では基板はｐド
ーピング、埋込層はn+ドーピング、トランジス
タＴ２のコレクタ、したがつてエピタキシヤル層
はｎドーピング、トランジスタＴ２のベースはｐ
ドーピング、そしてトランジスタＴ２のエミツタ
はn+ドーピングされている。
エピタキシヤル層内に生ぜしめられかつ所望の
増幅器を構成しているnpnトランジスタＴ２は、
第７図に示されている実施例にしたがつて、エミ
ツタをエミツタ抵抗REを介して接触部３（エミ
ツタ電極）につながつている。この電極にはこの
レイアウトによつてもたらせる寄生トランジスタ
Ｔ２′（同様のnpn型）のエミツタも接続されて
いる。増幅器を構成するnpnトランジスタＴ２の
コレクタはコレクタ電極５につながつており、こ
れは同時に増幅器の出力端子を形成しトランジス
タＴ２のコレクタ領域内の通路によつてもたらせ
る抵抗RCを介して寄生のnpnトランジスタＴ
２′のコレクタに接続されている。これに対して
トランジスタＴ２のエミツタはエミツタ電極３
（これには必然的に寄生のnpnトランジスタＴ
２′のエミツタも接続されている）に接続されて
いる。
相補型の保護トランジスタＴ１のベースは寄生
のnpnトランジスタＴ２′のコレクタに接続され
ている。また、このトランジスタＴ１のコレクタ
はnpnトランジスタＴ２のエミツタ電極３に接続
されており、したがつてnpnトランジスタＴ２′
のエミツタにも接続されている。トランジスタＴ
１のエミツタは分圧器の分圧点に接続されてお
り、この分圧器の一端は保護すべきトランジスタ
Ｔ２のベースに、そして他端は寄生トランジスタ
Ｔ２′のベースにつながつている。この分圧器は
動作が第３図および第４図に示されている保護回
路の抵抗Ｒ１に相当するため、Ｒ１で示されてい
る。
外部の回路部分として、抵抗Ｒ２、電流源Ｊ、
電源端子および信号端子（すなわち信号入力端子
Ｅ、信号出力端子Ａ）が設けられている。一方の
電源端子は基準電位を与える。エミツタ電極３と
外部抵抗Ｒ２の保護すべきnpnトランジスタＴ２
のベースと接続されていないほうの端子とがその
基準電位に置かれている。他方の運転電位Ｕは例
えば適当なトランジスタ回路によつて得られる電
流源を介して作用する。
保護すべきトランジスタＴ２のコレクタ・エミ
ツタ電圧が（したがつて寄生エミツタＴ２′のコ
レクタ・エミツタ電圧が）、まだ飽和電圧を上回
つている間は相補型の保護トランジスタＴ１は阻
止状態にとどまつている。飽和傾向が増すと、と
くに抵抗RCの存在のために寄生トランジスタＴ
２′のコレクタ・エミツタ電圧よりも強く低下す
る。これによつて保護トランジスタが導通し過剰
の制御電流をベース２から基板に側路させる。こ
れにより保護すべきトランジスタＴ２の飽和が防
止され、寄生トランジスタＴ２′は部分飽和の状
態にしかならない。
パワートランジスタＴ２のモノリシツク構成の
場合にはこれは複数の部分トランジスタでつくら
れ、これはすでに第５図および第７図により行な
われている。これらのトランジスタＴ１は互いに
並列に接続されていて、それらのベース端子は内
部にあるか、共通ベース端子にて外部にあり、そ
してそれらのエミツタは共通な第２の端子、それ
らのコレクタは共通な第３の端子になつている。
飽和寸前の動作点における不均一な出力分布は本
発明による構成の場合には防止される。なぜなら
ば出力密度の大きい個所ではそれにともなつて抵
抗RCの温度上昇が大きく、そこで局部的に増幅
器として働らくトランジスタＴ２のための評価電
流および相補型の保護トランジスタＴ１のための
制御電流がまつ先に減らされるからである。
結局、第７図および第８図による本発明構成に
関して次のことが保護される。すなわち、利点と
しては付加的な回路費用、付加的な電流要求、付
加的な場所要求、付加的な技術的費用（埋込層領
域における中断部６の発生に必要なドーピングマ
スクの特別な構造を除くならば）なしに、トラン
ジスタＴ２の飽和を阻止できることである。さら
にトランジスタＴ２の導通時における一様な出力
分布が得られるという利点もある。
第３図および第４図による保護回路を製作する
場合の変化は容易に可能である。例えば、相補形
の保護トランジスタＴ１をエピタキシヤルシリコ
ン層における特別な、したがつてトランジスタＴ
２と独立した絶縁シエルにおいてつくればよい。
同様に両トランジスタＴ２およびＴ１と独立した
絶縁シエル内で抵抗Ｒ１をつくることができる。
経験上通常のように形成される増幅器用トラン
ジスタと本発明にしたがつて改善されているがそ
の他は同じ増幅器用トランジスタとの間で次の比
較値が確かめられ、これによつて本発明の価値が
確認された。
トランジスタ 残留電圧 しや断遅れ 従来 600mV 520ns 本発明 670mV 140ns ただし、コレクタ電流は１Ａに設定し、電流増
幅率Ｂは50に設定した。条件が変化しても本発明
により得るべき利点はあらゆる場合に保証され
る。まだ述べていない利点は上記の表から明らか
である。すなわち、パワートランジスタのしや断
時のスイツチング速度の上昇である。これは第３
図もしくは第４図による保護回路のないトランジ
スタの場合よりも遥かに高い。
本発明によるパワートランジスタにおけるしや
断遅れの著しい低減の利点はパワートランジスタ
において最大の信号処理速度が影響を及ぼされる
ようなあらゆる回路にとつて意義深いことであ
る。なぜならば、パワートランジスタにおいては
そこで生じる高電流注入のためにベース幅が拡散
されており、したがつてベースにおける蓄積容量
が大きく、その結果として非常に大きいしや断遅
れがもたらされるからである。
【図面の簡単な説明】
第１図および第２図はトランジスタＴ１飽和移
行を阻止するための従来の互いに異なる例を示す
回路図、第３図および第４図はパワートランジス
タのために適した飽和移行を阻止するための互い
に異なる実施例を示す回路図、第５図および第６
図はモノリシツク集積回路についての従来の例を
示すレイアウトおよび回路図、第７図および第８
図はモノリシツク集積回路についての本発明の実
施例を示すレイアウトおよび回路図である。 Ｔ２……保護すべきトランジスタ、Ｔ１……相
補形のトランジスタ、Ｔ２′……寄生トランジス
タ、Ｅ……入力端子、Ａ……出力端子、Ｒ１……
第１の抵抗、Ｒ２……第２の抵抗、RC……コレ
クタ回路抵抗、RE……エミツタ抵抗、Ｊ……電
流源、Ｕ……運転電位。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のバイポーラ・パワートランジスタＴ２
    と、このパワートランジスタに相補型のトランジ
    スタＴ１と、第１のパワートランジスタと同型の
    第２のパワートランジスタＴ２′とを有する増幅
    器回路において、増幅器回路の信号入力端Ｅは第
    １のバイポーラ・パワートランジスタＴ２のベー
    スと直接接続され、第１のパワートランジスタＴ
    ２のコレクタは増幅器回路の信号出力端Ａと直接
    接続され、さらに第１のパワートランジスタＴ２
    のコレクタは抵抗RCを介して相補型のトランジ
    スタＴ１のベースおよび第２のパワートランジス
    タＴ２′のコレクタと接続され、増幅器回路の信
    号入力端Ｅは抵抗Ｒ２を介して基準電位（接地電
    位）に対する端子と、また直列接続された２つの
    抵抗Ｒ１を介して第２のパワートランジスタＴ
    ２′のベースとそれぞれ接続され、相補型のトラ
    ンジスタＴ１のエミツタは前記直列接続された両
    抵抗Ｒ１の分圧点と直接接続され、第１のパワー
    トランジスタＴ２のエミツタは抵抗REを介して
    １つの接続点に接続され、この接続点にはさらに
    第２のパワートランジスタＴ２′のエミツタと、
    相補型のトランジスタＴ１のコレクタと、基準電
    位に対する端子とが接続されていることを特徴と
    する集積増幅器回路。 ２ 保護すべきトランジスタＴ２はnpn型である
    ことを特徴とする特許請求の範囲第１項記載の集
    積増幅器回路。 ３ 複数の並列接続されたトランジスタが１つの
    パワートランジスタＴ２に集積されていることを
    特徴とする特許請求の範囲第１項または第２項記
    載の集積増幅器回路。 ４ 第１のバイポーラ・パワートランジスタＴ２
    と、このパワートランジスタに相補型のトランジ
    スタＴ１と、第１のパワートランジスタと同型の
    第２のパワートランジスタＴ２′とを有する増幅
    器回路であつて、増幅器回路の信号入力端Ｅは第
    １のバイポーラ・パワートランジスタＴ２のベー
    スと直接接続され、第１のパワートランジスタＴ
    ２のコレクタは増幅器回路の信号出力端Ａと直接
    接続され、さらに第１のパワートランジスタＴ２
    のコレクタは抵抗RCを介して相補型のトランジ
    スタＴ１のベースおよび第２のパワートランジス
    タＴ２′のコレクタと接続され、増幅器回路の信
    号入力端Ｅは抵抗Ｒ２を介して基準電位（接地電
    位）に対する端子と、また直列接続された２つの
    抵抗Ｒ１を介して第２のパワートランジスタＴ
    ２′のベースとそれぞれ接続され、相補型のトラ
    ンジスタＴ１のエミツタは前記直列接続された両
    抵抗Ｒ１の分圧点と直接接続され、第１のパワー
    トランジスタＴ２のエミツタは抵抗REを介して
    １つの接続点に接続され、この接続点にはさらに
    第２のパワートランジスタＴ２′のエミツタと、
    相補型のトランジスタＴ１のコレクタと、基準電
    位に対する端子とが接続されている集積増幅器回
    路において、両パワートランジスタＴ２，Ｔ２′
    が第１のパワートランジスタＴ２のコレクタ領域
    ５の導電型のシリコンからなるエピタキシヤル層
    内に形成され、それに先立つて使用基板には中断
    部６を有する埋込層領域が設けられており、さら
    に第１のパワートランジスタＴ２は中断部に関連
    して埋込層領域内に配置され、第１のパワートラ
    ンジスタＴ２の存在により相補型のトランジスタ
    Ｔ１および第１のパワートランジスタＴ２のコレ
    クタ５と相補型のトランジスタＴ１のベースとの
    間に位置する抵抗RCが生ぜしめられ、最終的に
    第１のパワートランジスタＴ２のエミツタ４がエ
    ミツタ電極３および相補型のトランジスタＴ１の
    存在を生ぜしめる埋込層領域内の中断部Ｌに近接
    してベース領域１に対して画成され、それにより
    寄生トランジスタとしての第２のパワートランジ
    スタＴ２′の存在が、集積増幅器回路内に設けら
    れるべき残りの抵抗Ｒ１，Ｒ２，REおよびその
    個々のトランジスタＴ２，Ｔ２′，Ｔ１に対する
    所属を含めて保証されるようになつていることを
    特徴とする特許請求の範囲第１項ないし第３項の
    いずれか１項に記載の集積増幅器回路。 ５ 埋込層領域内の中断部Ｌは菱形状に形成さ
    れ、埋込層領域内の中断部Ｌの上方においてエミ
    ツタ領域４内にＨ状の空所が設けられ、この空所
    内でベース領域はエピタキシヤル層の表面に達し
    ていることを特徴とする特許請求の範囲第４項記
    載の集積増幅器回路。
JP16651680A 1979-11-26 1980-11-26 Semiconductor circuit capable of integrating monolithically Granted JPS5690563A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19792947599 DE2947599A1 (de) 1979-11-26 1979-11-26 Monolithisch integrierbare halbleiterschaltung

Publications (2)

Publication Number Publication Date
JPS5690563A JPS5690563A (en) 1981-07-22
JPH0143467B2 true JPH0143467B2 (ja) 1989-09-20

Family

ID=6086913

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