JPH0142636B2 - - Google Patents

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JPH0142636B2
JPH0142636B2 JP3900183A JP3900183A JPH0142636B2 JP H0142636 B2 JPH0142636 B2 JP H0142636B2 JP 3900183 A JP3900183 A JP 3900183A JP 3900183 A JP3900183 A JP 3900183A JP H0142636 B2 JPH0142636 B2 JP H0142636B2
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JP
Japan
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strip
main
semiconductor
shaped region
semiconductor layer
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Application number
JP3900183A
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Japanese (ja)
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JPS59165457A (en
Inventor
Arata Kimura
Takahiro Nagano
Hiroshi Fukui
Hisao Amano
Tsutomu Yao
Saburo Oikawa
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to US06/585,606 priority patent/US4646122A/en
Priority to CA000449008A priority patent/CA1214572A/en
Priority to EP84102491A priority patent/EP0128268B1/en
Priority to DE8484102491T priority patent/DE3471833D1/en
Publication of JPS59165457A publication Critical patent/JPS59165457A/en
Publication of JPH0142636B2 publication Critical patent/JPH0142636B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/74Thyristor-type devices, e.g. having four-zone regenerative action

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は制御電流により主電流の導通・しや断
の制御可能なゲートターンオフサイリスタ或はト
ランジスタの如き半導体装置に係り、特に、その
制御電極の構造に関するものである。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a semiconductor device such as a gate turn-off thyristor or a transistor in which conduction/disconnection of a main current can be controlled by a control current. It's about structure.

〔従来技術〕[Prior art]

ゲートターンオフサイリスタ(以下GTOと略
記)やトランジスタ(以下TRSと略記)では、
エミツタ層を複数の短冊状領域からなるものと
し、これに隣接するベース層と共に半導体基体の
一主表面に露出せしめ、各短冊状領域には一方の
主電極膜、ベース層には各短冊状領域を取囲むよ
うに制御電極膜が低抵抗接触され、半導体基体の
他主表面には他方の主電極膜が低抵抗接触された
構成を採つている。
In gate turn-off thyristors (hereinafter abbreviated as GTO) and transistors (hereinafter abbreviated as TRS),
The emitter layer is made up of a plurality of strip-shaped regions, and is exposed on one main surface of the semiconductor substrate together with the base layer adjacent thereto, with one main electrode film on each strip-shaped region and each strip-shaped region on the base layer. A control electrode film is in low-resistance contact so as to surround the semiconductor substrate, and the other main electrode film is in low-resistance contact with the other main surface of the semiconductor substrate.

GTOを例に採つて具体的に説明するに、第1
図に示すように、半導体基体1はp型エミツタ層
2、n型ベース層3、p型ベース層4及びn型エ
ミツタ層からなり、n型エミツタ層は複数の短冊
状領域5に分れ、上側主表面にp型ベース層4と
共に露出している。下側主表面側に於て、p型エ
ミツタ層2にアノード電極膜6が、上側主表面側
に於て、各短冊状領域5にカソード電極膜7が、
そして、p型ベース層に各短冊状領域をコ字状に
取囲むようにゲート電極膜8が低抵抗接触してい
る。上側主表面上には各電極7,8が低抵抗接触
している部分以外の部分に表面安定化膜としてシ
リコン酸化膜9が設けられている。
To explain specifically using GTO as an example, the first
As shown in the figure, the semiconductor substrate 1 consists of a p-type emitter layer 2, an n-type base layer 3, a p-type base layer 4, and an n-type emitter layer, and the n-type emitter layer is divided into a plurality of strip-shaped regions 5. It is exposed together with the p-type base layer 4 on the upper main surface. On the lower main surface side, an anode electrode film 6 is provided on the p-type emitter layer 2, and on the upper main surface side, a cathode electrode film 7 is provided on each strip-shaped region 5.
A gate electrode film 8 is in low resistance contact with the p-type base layer so as to surround each strip-shaped region in a U-shape. On the upper main surface, a silicon oxide film 9 is provided as a surface stabilizing film in areas other than the areas where the electrodes 7 and 8 are in low resistance contact.

尚第1図aでは理解を容易にするため同図b,
cに示されているこのシリコン酸化膜9が省略さ
れており、平面図であるが各電極7,8に斜線が
付けられている。
In addition, in Figure 1a, for ease of understanding, Figure 1b,
This silicon oxide film 9 shown in FIG. 1C is omitted, and although this is a plan view, each electrode 7, 8 is shaded.

このような構成を採用する理由は、導通状態か
らしや断状態へ移行させる際、ターンオフ信号を
各短冊状領域5に均一に作用させて、速やかなる
移行動作を期待することにある。
The reason for adopting such a configuration is that when transitioning from a conductive state to a welded state, a turn-off signal is uniformly applied to each strip-shaped region 5, so that a quick transition operation can be expected.

しかしながら、ターンオフ信号は各短冊状領域
5に均等に作用せず、しばしば、しや断状態へ移
行し得ず、しや断耐量が制限されていた。
However, the turn-off signal does not act uniformly on each strip-shaped region 5, and often fails to shift to the welt state, limiting the welt tolerance.

その理由は次の通りである。 The reason is as follows.

本発明者等のターンオフ破壊の検討結果によれ
ば、ターンオフ時のアノード・カソード間電圧と
アノード電流夫々の瞬時値ローカス(locus〔英
語〕:軌跡)がある限界線を越えなければターン
オフ失敗しないことが分つた。第2図はこの限界
線Lの一例を示す。斜線を付けた限界線の範囲内
で、GTOは安全に動作する。この領域を安全動
作領域(以下ASOと略記)と呼ぶことにする。
According to the study results of turn-off destruction by the present inventors, turn-off failure will not occur unless the instantaneous values of the anode-cathode voltage and anode current exceed a certain limit line (locus) during turn-off. I understood. FIG. 2 shows an example of this limit line L. GTO operates safely within the shaded limit line. This area will be referred to as the safe operating area (hereinafter abbreviated as ASO).

第1図に示す従来のGTOはこのASOが狭くし
や断耐量が小さかつた。
The conventional GTO shown in Figure 1 had a narrow ASO and a small shear capacity.

ターンオフ信号はゲート電極膜8に対しカソー
ド電極膜7が正電位となる関係で印加され、p型
ベース層4におけるキヤリアをゲート電極膜8か
ら引き抜く。この時、第1図cで示されるよう
に、キヤリアは各短冊状領域5の幅方向の両側か
ら引き抜かれて行き、それにつれて導通領域は各
短冊状領域5の中央に収縮して来る。このため、
ターンオフ信号経路の抵抗は高くなり、引き出せ
るターンオフ信号は制限される。この状態はしば
らく持続し、急激な温度上昇を発生、ついには破
壊する。
The turn-off signal is applied such that the cathode electrode film 7 has a positive potential with respect to the gate electrode film 8 , and carriers in the p-type base layer 4 are extracted from the gate electrode film 8 . At this time, as shown in FIG. 1c, the carrier is pulled out from both sides of each strip-shaped region 5 in the width direction, and the conductive region contracts to the center of each strip-shaped region 5 accordingly. For this reason,
The resistance of the turn-off signal path becomes high and the turn-off signal that can be extracted is limited. This state lasts for a while, causing a sudden rise in temperature, which eventually leads to destruction.

従つて、アノード・カソード間電圧あるいはア
ノード電流は制限されざるを得ず、しや断耐量は
小さかつた。
Therefore, the voltage between the anode and cathode or the anode current had to be limited, and the shear breakage resistance was small.

しや断耐量を向上させる手段として、特公昭43
−28750号公報に示されている様に、n型エミツ
タ層の中央を欠除させることが提案されている
が、n型エミツタ層の実質的面積が減少するた
め、導通状態でのオン電圧が高くなる問題があつ
た。
As a means to improve the shrinkage resistance,
As shown in Publication No. 28750, it has been proposed to eliminate the center of the n-type emitter layer, but since the substantial area of the n-type emitter layer decreases, the on-voltage in the conductive state decreases. I had a problem with the price getting higher.

以上の問題点は、TRSにおいても同様に生じ
ていた。
The above problems also occurred in TRS.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、ASOが広く導通状態でのオ
ン電圧が低い半導体装置を提供することにある。
An object of the present invention is to provide a semiconductor device with a wide ASO and a low on-voltage in a conductive state.

〔発明の概要〕[Summary of the invention]

本発明の特徴とするところは、半導体基体が隣
接相互で導電型の異なる少くとも3個の半導体層
を有し、第一半導体層は複数の短冊状領域からな
り、第二半導体層は上記各短冊状領域と共に上記
半導体基体の第一主面に露出し、この第一主面の
上記各短冊状領域に第一主電極が接続され、上記
第二半導体層に制御電極が接続され、上記半導体
基体の第二主面側の半導体層に第二主電極が接続
されている半導体装置において、各短冊状領域の
幅方向の一方側の第二半導体層の領域は他方側の
第二半導体層の領域よりも高インピーダンスをも
つて制御電極と接続されていることにある。
The present invention is characterized in that the semiconductor substrate has at least three adjacent semiconductor layers of different conductivity types, the first semiconductor layer is made up of a plurality of strip-shaped regions, and the second semiconductor layer is made up of each of the above-described semiconductor layers. A first main electrode is exposed on the first main surface of the semiconductor substrate together with the strip-like regions, a first main electrode is connected to each of the strip-like regions on the first main surface, a control electrode is connected to the second semiconductor layer, and the semiconductor substrate is exposed on the first main surface of the semiconductor substrate. In a semiconductor device in which the second main electrode is connected to the semiconductor layer on the second main surface side of the substrate, the region of the second semiconductor layer on one side in the width direction of each strip-shaped region is the same as that of the second semiconductor layer on the other side. The reason is that it is connected to the control electrode with a higher impedance than the other regions.

〔発明の実施例〕[Embodiments of the invention]

第3図は本発明の一実施例になるGTOを示し
ている。第3図においては、第1図に示したもの
と同一物・相当物には同一符号を付けてある。
FIG. 3 shows a GTO that is an embodiment of the present invention. In FIG. 3, the same or equivalent parts as shown in FIG. 1 are given the same reference numerals.

第3図に示すGTOが第1図に示すGTOと異な
る点はゲート電極膜が8aと8bの2種に分れて
いることである。ゲート電極膜(第1の制御電極
手段)8aは図示していない制御電極と接続さ
れ、ゲート電極膜(第2の制御電極手段)8bは
ゲート電極膜8a,8b間のp型ベース層4の抵
抗およびゲート電極膜8aを介して図示していな
い制御電極と接続されている。
The GTO shown in FIG. 3 differs from the GTO shown in FIG. 1 in that the gate electrode film is divided into two types, 8a and 8b. The gate electrode film (first control electrode means) 8a is connected to a control electrode (not shown), and the gate electrode film (second control electrode means) 8b is connected to the p-type base layer 4 between the gate electrode films 8a and 8b. It is connected to a control electrode (not shown) via a resistor and a gate electrode film 8a.

エミツタ層が複数個に分割されたGTOやTRS
では、通常、各エミツタ領域を夫々含んで他方の
エミツタ層あるいはコレクタ層の間で形成される
GTO単位やTRS単位の複合体であるとの考え方
がある。
GTO or TRS where the emitter layer is divided into multiple parts
In this case, each emitter region is usually formed between the other emitter layer or collector layer.
There is an idea that it is a composite of GTO units and TRS units.

この考え方に従えば、第3図に示すGTOは4
個の短冊状領域5を有するので、4個のGTO単
位が複合化されたものと見ることができる。各
GTO単位が均一に動作するものとして、動作を
第4図により説明する。
According to this idea, the GTO shown in Figure 3 is 4
Since it has four strip-shaped regions 5, it can be seen as a composite of four GTO units. each
The operation will be explained with reference to FIG. 4 assuming that the GTO units operate uniformly.

第4図はGTO単位を第1図cに対比して模式
化して示している。
Figure 4 schematically shows the GTO unit in comparison to Figure 1c.

第4図において、第1図、第3図に示したもの
と同一物・相当物には同一符号を付けている。
In FIG. 4, the same or equivalent parts as shown in FIGS. 1 and 3 are given the same reference numerals.

ゲート電極膜8a,8b間のp型ベース層4に
おける抵抗Rを半導体基体1外に取り出し、アノ
ード、カソード、ゲートの各電極膜6,7,8
a,8bにおける抵抗は無視できるものとして、
アノード(第一主電極)A、カソード(第二主電
極)K、ゲート(制御電極)Gに接続してある。
The resistance R in the p-type base layer 4 between the gate electrode films 8a and 8b is taken out to the outside of the semiconductor substrate 1, and the anode, cathode, and gate electrode films 6, 7, and 8 are
Assuming that the resistance at a and 8b can be ignored,
It is connected to an anode (first main electrode) A, a cathode (second main electrode) K, and a gate (control electrode) G.

即ち、短冊状領域5の幅方向の一方側(図にお
いて左側)のp型ベース層領域は他方側(図にお
いて右側)のp型ベース層領域よりも高インピー
ダンス(図において抵抗R)をもつてゲートGと
接続された構成となつている。
That is, the p-type base layer region on one side (left side in the figure) in the width direction of the strip-shaped region 5 has a higher impedance (resistance R in the figure) than the p-type base layer region on the other side (right side in the figure). It has a configuration in which it is connected to gate G.

ゲートGが開放され、カソードKに対しアノー
ドAが正電位となる電圧が印加された状態ではし
や断状態にある。ここで、カソードKに対しゲー
トGが正電位となる電圧を印加してターンオフ信
号を加えると、通常のサイリスタにおけるターン
オフ動作が起る。この時、抵抗Rがあるため、ゲ
ート電極膜8b側から加わるターンオフ信号はゲ
ート電極膜8a側から加わるターンオフ信号に較
べて少ないが、導通領域は広がるから、短冊状領
域5において全面的にアノード電流が流れる様に
なる。
When the gate G is open and a voltage is applied that makes the anode A have a positive potential with respect to the cathode K, it is in a disconnected state. Here, when a voltage is applied to the cathode K so that the gate G has a positive potential and a turn-off signal is applied, a turn-off operation in a normal thyristor occurs. At this time, since there is a resistor R, the turn-off signal applied from the gate electrode film 8b side is smaller than the turn-off signal applied from the gate electrode film 8a side, but since the conduction region is expanded, the anode current is applied entirely in the strip-shaped region 5. seems to flow.

ターンオフ信号は、ゲートGに対しカソードK
が正電位となる電圧を印加することによつて加え
られる。
The turn-off signal is applied to the cathode K for the gate G.
is applied by applying a voltage that makes it a positive potential.

ターンオフ信号、即ち、ターンオフ電流の流れ
をp型ベース層4中にi1,i2で示す。
The flow of a turn-off signal, that is, a turn-off current, is shown in the p-type base layer 4 by i 1 and i 2 .

p型ベース層4にはシート抵抗がある。これを
ターンオフ電流i1,i2の経路に沿つて、r1,r2
示している。シート抵抗r1,r2はアノード電流が
流れている状態では導電度変調を受けて充分小さ
い値となつている。ターンオフ電流i2は抵抗Rが
あるため、ターンオフ電流i1に較べて充分小さ
い。従つて、ターンオフ開始当初には半導体基体
1内におけるキヤリアは、ターンオフ電流i1によ
つて主として引き抜かれ、キヤリア濃度は時間経
過と共に図において、中央部及び右側のキヤリア
濃度は低下し続け、アノード電流は全体として低
下する。内部的には、アノード電流は図において
より左側の部分を偏倚して流れるようになる。シ
ート抵抗r1はキヤリア濃度が低くなることによつ
て導電度変調は弱まるから次第に高くなる。一
方、アノード電流の偏倚によりシート抵抗r2は低
下する。従つてシート抵抗r1に対するシート抵抗
r2と抵抗Rの和の差は次第に弱まり、ターンオフ
電流i1は減少しターンオフ電流i2は増加する。
The p-type base layer 4 has sheet resistance. This is indicated by r 1 and r 2 along the path of the turn-off currents i 1 and i 2 . The sheet resistances r 1 and r 2 are subjected to conductivity modulation and have sufficiently small values when an anode current is flowing. Since the turn-off current i 2 includes the resistor R, it is sufficiently smaller than the turn-off current i 1 . Therefore, at the beginning of turn-off, carriers in the semiconductor substrate 1 are mainly extracted by the turn-off current i1 , and as time passes, the carrier concentration in the center and right side of the figure continues to decrease, and the anode current will decrease overall. Internally, the anode current flows more to the left in the figure. The sheet resistance r 1 gradually increases because the conductivity modulation weakens as the carrier concentration decreases. On the other hand, the sheet resistance r 2 decreases due to the deviation of the anode current. Therefore the sheet resistance for sheet resistance r 1
The difference between r 2 and the sum of resistance R gradually weakens, turn-off current i 1 decreases, and turn-off current i 2 increases.

即ち、 i2/i1=r1/r2+R の値が時間と共にほぼ零から徐々に増加する。ア
ノード電流が集中して流れている部分はよりゲー
ト電極膜8bに近づき、増加してきたターンオフ
電流i2によつてもキヤリアは引き抜かれ、ターン
オフすることになる。
That is, the value of i 2 /i 1 =r 1 /r 2 +R gradually increases from approximately zero over time. The part where the anode current flows in a concentrated manner approaches the gate electrode film 8b, and the increased turn-off current i 2 also pulls out the carriers, resulting in turn-off.

以上のターンオフ動作を要約すれば、ターンオ
フ動作初期にターンオフ電流の差により、短冊状
領域の幅方向の一方側と他方側からキヤリアをア
ンバランスに引き抜き、末期にキヤリアを一方側
に偏倚させておいて、両方側から引き抜くものと
云える。
To summarize the above turn-off operation, due to the difference in turn-off current at the beginning of the turn-off operation, the carrier is pulled out unbalanced from one side and the other side in the width direction of the strip-shaped region, and at the end of the turn-off operation, the carrier is biased to one side. It can be said that it is pulled out from both sides.

以上の動作に基づく効果について、以下説明す
る。
The effects based on the above operation will be explained below.

第一に、ASOが拡大したGTOが得られる。 First, you get a GTO with expanded ASO.

本発明になるGTOでは、ターンオフ動作末期
にキヤリアが短冊状領域5の一方側に偏倚される
ので、キヤリアを引き抜く能力が低下せず、よつ
てターンオフ動作が良好に行われ、ASOが拡大
するものと考えられる。
In the GTO according to the present invention, the carrier is biased to one side of the strip-shaped region 5 at the end of the turn-off operation, so the ability to pull out the carrier is not reduced, and therefore the turn-off operation is performed well and the ASO is expanded. it is conceivable that.

ASOは前述の如くターンオフ時のアノード・
カソード間電圧とアノード電流夫々の瞬時値ロー
カスの限界線で与えられ、本発明によれば、第2
図の限界線Lは矢印にて示す方向に移動し、しや
断耐量は向上する。そして、本発明者等は実験に
より、そのような事実を確認した。
As mentioned above, ASO is an anode at turn-off.
According to the present invention, the second
The limit line L in the figure moves in the direction indicated by the arrow, and the shrinkage resistance improves. The inventors of the present invention confirmed this fact through experiments.

抵抗Rは、インダクタンスLが含まれている
程、ターンオフ動作開始初期におけるターンオフ
電流i2は制限を受けてアンバランスの度合を増
し、又、リアクタンス分だけ抵抗分を小さくすれ
ば、ターンオフ動作末期にターンオフ電流i2は増
大し、一層ASOは拡大する。
The more inductance L is included in the resistor R, the more the turn-off current i 2 at the beginning of the turn-off operation is limited and the degree of unbalance increases. The turn-off current i 2 increases and the ASO further expands.

第二に、オン電圧が低いGTOが得られる。 Second, a GTO with low on-voltage can be obtained.

短冊状領域5に対しては、特公昭43−28750号
公報等に見られるような実質的面積を低下させる
手段を施していないから、導通状態でのオン電圧
は低い。オン電圧が高い程、半導体基体における
熱損失は増大して熱破壊の危険性は増し、ターン
オフ動作は困難になるので、本発明では、一層し
や断耐量の大きなGTOが得られる。
Since the strip-shaped region 5 is not provided with any means for reducing its substantial area as seen in Japanese Patent Publication No. 43-28750, the on-voltage in the conductive state is low. The higher the on-voltage, the greater the heat loss in the semiconductor substrate, the greater the risk of thermal breakdown, and the more difficult the turn-off operation becomes. Accordingly, in the present invention, a GTO with even greater breakdown strength can be obtained.

従来の第1図に示すGTOにおける考え方は、
短冊状領域の幅を出来るだけ小さくして、幅方向
中央部まで当初からターンオフ電流が作用するよ
うにしているものであるため、短冊状領域の面積
は小さくなり、従つて、短冊状領域の数を多くし
て、複雑なパターンを持つていた。
The conventional concept of GTO shown in Figure 1 is as follows:
Since the width of the strip-shaped region is made as small as possible so that the turn-off current acts from the beginning up to the center in the width direction, the area of the strip-shaped region is small, and therefore the number of strip-shaped regions is reduced. It had a lot of complex patterns.

本発明によれば、キヤリアを一方側に偏倚させ
ているから、短冊状領域の幅を大きくでき、もつ
て、カソード側のパターンは単純化する効果もあ
る。
According to the present invention, since the carrier is biased to one side, the width of the strip-shaped region can be increased, and the pattern on the cathode side can also be simplified.

第3図に示す実施例において、第4図のカソー
ドKやゲートGとなるワイヤやリード等のボンデ
イングの都合により負荷電流がカソード電極膜7
の橋絡部7a側から引き出され、ゲート信号がゲ
ート電極膜7の橋絡部8c側から印加されるとす
る。両電極膜7,8a,8bは微小ながら抵抗を
有する。橋絡部7a,8cから離れる程橋絡部7
a,8cとの間の抵抗は増加する。電流は抵抗の
小さいところを多く流れるから、各短冊状領域5
の長手方向における半導体基体中での分布状態を
みると負荷電流は橋絡部7a側に多く流れ、ゲー
ト信号は橋絡部8c側に多く流れることになる。
特に、ターンオフ電流についてみると、負荷電
流/ターンオフ電流の比は橋絡部8c側で小さ
く、橋絡部7c側で大きくなる。負荷電流/ター
ンオフ電流の比は小さい程ターンオフは容易であ
るから、各短冊状領域5の長手方向でターンオフ
機能に差を生じていると云える。
In the embodiment shown in FIG. 3, due to the bonding of wires, leads, etc. that become the cathode K and gate G in FIG.
It is assumed that the gate signal is extracted from the bridge portion 7a side of the gate electrode film 7 and the gate signal is applied from the bridge portion 8c side of the gate electrode film 7. Both electrode films 7, 8a, and 8b have a small resistance. The further away from the bridging parts 7a and 8c the bridging part 7 becomes.
The resistance between a and 8c increases. Since more current flows in areas with lower resistance, each strip-shaped area 5
Looking at the distribution state in the semiconductor substrate in the longitudinal direction, the load current flows more toward the bridge portion 7a, and the gate signal flows more toward the bridge portion 8c.
In particular, regarding the turn-off current, the ratio of load current/turn-off current is small on the bridge portion 8c side and large on the bridge portion 7c side. Since the smaller the ratio of load current/turn-off current is, the easier the turn-off is, it can be said that there is a difference in the turn-off function in the longitudinal direction of each strip-shaped region 5.

次に、第4図で説明した時間経過を考慮に入れ
て、ターンオフ動作を説明する。
Next, the turn-off operation will be explained taking into consideration the time passage explained in FIG. 4.

ターンオフ動作当初においては、ゲート電極膜
8bを介してほとんどターンオフ電流は流れず、
専ら、キヤリアはゲート電極膜8aを介して引き
抜かれ、キヤリアの移動する領域はゲート電極膜
8b側に偏倚していく。ターンオフ動作が進む
と、ゲート電極膜8aを流れるターンオフ電流i1
は減少し、ゲート電極膜8bを流れるターンオフ
電流i2は増大してくる。ゲート電極膜8bにおけ
る抵抗分とゲート電極膜8bの下端部と橋絡部8
c間の抵抗分を比較するとゲート電極膜8bにお
ける抵抗分は充分小さく、ここでのターンオフ電
流i2による電位降下はゲート電極膜8bの下端部
と橋絡部8c間の電位降下に較べてほとんど無視
できる。このため、ゲート電極膜8bはほぼ等電
位にあり、短冊状領域5の長手方向に沿つたター
ンオフ電流i2の分布はほとんど生じない。従つ
て、ターンオフ電流i1が当初短冊状領域5の長手
方向で差をもつてキヤリアを引き抜いたとして
も、末期にはターンオフ電流i2はほぼ均等にキヤ
リアを引き抜くから、短冊状領域5の長手方向で
ターンオフ機能は均一化して来て、良好なターン
オフ動作が得られる。
At the beginning of the turn-off operation, almost no turn-off current flows through the gate electrode film 8b.
The carriers are extracted exclusively through the gate electrode film 8a, and the area where the carriers move is biased toward the gate electrode film 8b. As the turn-off operation progresses, the turn-off current i 1 flowing through the gate electrode film 8a
decreases, and the turn-off current i 2 flowing through the gate electrode film 8b increases. The resistance component in the gate electrode film 8b, the lower end of the gate electrode film 8b, and the bridge portion 8
Comparing the resistance between the gate electrode film 8b and the gate electrode film 8b, the resistance at the gate electrode film 8b is sufficiently small, and the potential drop due to the turn-off current i2 is almost negligible compared to the potential drop between the lower end of the gate electrode film 8b and the bridge portion 8c. Can be ignored. Therefore, the gate electrode film 8b is at approximately equal potential, and there is almost no distribution of the turn-off current i 2 along the longitudinal direction of the strip-shaped region 5. Therefore, even if the turn-off current i 1 initially pulls out the carriers with a difference in the longitudinal direction of the strip-shaped region 5, the turn-off current i 2 pulls out the carriers almost equally in the final stage, so that The turn-off function becomes uniform depending on the direction, and a good turn-off operation can be obtained.

ゲート電極膜8bはその下のp型ベース層4と
同電位になるから、ゲート電極膜8bはp型ベー
ス層4の均圧材とみることができる。
Since the gate electrode film 8b has the same potential as the p-type base layer 4 below, the gate electrode film 8b can be considered as a pressure equalizing material for the p-type base layer 4.

従来は、短冊状領域5の長手方向でターンオフ
機能に差を持たせないようにするために、短冊状
領域5の長さは制限を受けていたが、本発明によ
れば均圧材としてのゲート電極膜8bの存在によ
りこのような制限を排除でき、自由に短冊状領域
5の長さを設定できる。
Conventionally, the length of the strip-shaped region 5 was limited in order to prevent the turn-off function from differing in the longitudinal direction of the strip-shaped region 5, but according to the present invention, the length of the strip-shaped region 5 was restricted. Due to the presence of the gate electrode film 8b, such restrictions can be eliminated, and the length of the strip-shaped region 5 can be set freely.

次に、半導体基体利用による抵抗分の付加法に
ついて説明する。
Next, a method of adding a resistance component using a semiconductor substrate will be explained.

第5図は第3図の一点鎖線で囲まれた区域に相
当するものを第3図の左上方から斜視した形で示
している。
FIG. 5 shows an area corresponding to the area surrounded by the dashed line in FIG. 3 as viewed from the upper left of FIG.

この実施例では、第1図に示す従来例と同様、
ゲート電極膜8は一体となつている。しかしなが
ら、短冊状領域5の幅方向の一方側のゲート電極
膜8との間に短冊状領域5と同導電型のn型埋込
領域9が短冊状領域5の長手方向に沿つて設けら
れている。埋込領域9があるため、ターンオフ電
流i2はターンオフ電流i1よりもp型ベース層4内
の深い部署を流れる。ここでのシート抵抗はp型
ベース層4が公知の拡散技術で形成されている場
合に表面部のシート抵抗より大きいから、ターン
オフ電流i1,i2はターンオフ動作初期にアンバラ
ンスを生ずる。
In this embodiment, similar to the conventional example shown in FIG.
The gate electrode film 8 is integrated. However, an n-type buried region 9 having the same conductivity type as the strip region 5 is provided along the longitudinal direction of the strip region 5 between the gate electrode film 8 on one side in the width direction of the strip region 5. There is. Because of the buried region 9, the turn-off current i2 flows deeper within the p-type base layer 4 than the turn-off current i1. Since the sheet resistance here is greater than the sheet resistance of the surface portion when the p-type base layer 4 is formed by a known diffusion technique, the turn-off currents i 1 and i 2 become unbalanced at the initial stage of the turn-off operation.

埋込領域9は点線にて示すようにゲート電極膜
8の一部の下まで延びていてもよい。
The buried region 9 may extend below a part of the gate electrode film 8 as shown by the dotted line.

埋込領域9は第6図に示す如く、溝10で代替
できる。
The buried region 9 can be replaced by a groove 10 as shown in FIG.

第7図は更に他の実施例を示している。この実
施例では、短冊状領域5の一方側にp型ベース層
4と同導電型で高不純物濃度の埋込領域11が設
けられている。埋込領域11は短冊状領域は5の
長手方向の端部でゲート電極膜8と低抵抗接触し
ている。ターンオフ電流i1はゲート電極膜8中を
流れるがターンオフ電流i2は埋込領域11中を流
れる。埋込領域11中の抵抗はゲート電極膜8中
の抵抗より高くなるので、ターンオフ電流i1,i2
の間でターンオフ動作の初期にアンバランスを生
ずる。
FIG. 7 shows yet another embodiment. In this embodiment, a buried region 11 having the same conductivity type as the p-type base layer 4 and having a high impurity concentration is provided on one side of the strip-shaped region 5. The buried region 11 is in low resistance contact with the gate electrode film 8 at the end of the strip-shaped region 5 in the longitudinal direction. Turn-off current i 1 flows through gate electrode film 8 , while turn-off current i 2 flows through buried region 11 . Since the resistance in the buried region 11 is higher than the resistance in the gate electrode film 8, the turn-off currents i 1 , i 2
An imbalance occurs at the beginning of the turn-off operation.

第8図に示す他の実施例では、第5図の実施例
と同様に、ゲート電極膜8は一体となつている
が、短冊状領域5とその幅方向の一方側のゲート
電極膜8との間の距離l1が短冊状領域5とその幅
方向の他方側のゲート電極膜8との間の距離l2
り大きく設定され、この距離の差が与えるp型ベ
ース層4のシート抵抗の差が、ターンオフ動作初
期にターンオフ電流i1,i2にアンバランスを生ず
る。
In another embodiment shown in FIG. 8, the gate electrode film 8 is integrated as in the embodiment shown in FIG. 5, but the strip-shaped region 5 and the gate electrode film 8 on one side in the width direction The distance l 1 between the strip regions 5 and the gate electrode film 8 on the other side in the width direction is set larger than the distance l 2 between the strip regions 5 and the gate electrode film 8 on the other side in the width direction, and the sheet resistance of the p-type base layer 4 given by this distance difference is This difference causes an imbalance in the turn-off currents i 1 and i 2 at the beginning of the turn-off operation.

以上の第5図〜第8図に示した各実施例は各図
の形態に限定されるものではなく、任意に組合せ
ることが可能である。
The embodiments shown in FIGS. 5 to 8 above are not limited to the forms shown in each figure, and can be combined arbitrarily.

次に、本発明の応用例について説明する。 Next, an application example of the present invention will be explained.

従来より採用されている高速化のためのライフ
タイムキラーの半導体基体への添加や放射線の照
射は本発明においても適用できる。
Addition of a lifetime killer to a semiconductor substrate and irradiation with radiation, which have been conventionally employed for speeding up, can also be applied to the present invention.

また、これらの高速化手段に代るものとして、
GTOでは特開昭54−111790号公報等に開示され
たアノード側エミツタ短絡構造があるが、この構
造を本発明のGTOに適用することもできる。
In addition, as an alternative to these speed-up methods,
The GTO has an anode-side emitter short-circuit structure disclosed in Japanese Patent Application Laid-Open No. 54-111790, etc., and this structure can also be applied to the GTO of the present invention.

半導体基体としては第3図に示す方形のものだ
けでなく、第9図に示すように円形のものも適用
できる。第9図において、第1図、第3図に示す
ものと同一物、相当物には同一符号を付けてい
る。
As the semiconductor substrate, not only a rectangular one as shown in FIG. 3 but also a circular one as shown in FIG. 9 can be applied. In FIG. 9, the same or equivalent parts as those shown in FIGS. 1 and 3 are given the same reference numerals.

第9図の円形半導体基体1には短冊状領域が放
射状に設けられ、その上に、カソード電極膜7が
同様な形に放射状に独立して低抵抗接触してい
る。2個ずつの短冊状領域が対を為し、その間に
一方側のゲート電極膜8bがp型ベース層に低抵
抗接触している。他方側のゲート電極膜8aは対
になつた短冊状領域を取囲んでいる。
The circular semiconductor substrate 1 in FIG. 9 is provided with strip-shaped regions radially, and the cathode electrode films 7 are radially and independently in low-resistance contact thereon in a similar shape. Two strip-shaped regions form a pair, and the gate electrode film 8b on one side is in low-resistance contact with the p-type base layer between them. The gate electrode film 8a on the other side surrounds the paired strip-shaped regions.

第9図の例では短冊状領域の配列が一重放射状
であるが、定格電流の大きなものでは多重放射状
配列にするとよい。
In the example shown in FIG. 9, the strip-shaped regions are arranged in a single radial pattern, but in the case of a device with a large rated current, it is preferable to use a multiple radial arrangement.

第10図は第9図の例でp型ベース層をエツチ
ダウン構造としたものである。この例では、図示
する様に、カソード12を各カソード電極膜7に
圧接する場合に、各ゲート電極膜8a,8bとカ
ソード12の絶縁が確保できる。
FIG. 10 shows an example of FIG. 9 in which the p-type base layer has an etched-down structure. In this example, as shown in the figure, when the cathode 12 is pressed into contact with each cathode electrode film 7, insulation between each gate electrode film 8a, 8b and the cathode 12 can be ensured.

第11図は従来構造のGTO単位と本発明にな
るGTO単位が並設された場合の例である。
FIG. 11 is an example in which a GTO unit with a conventional structure and a GTO unit according to the present invention are installed side by side.

第11図において、第1図、第3図に示すもの
と同一物、相当物には同一符号を付けてある。
In FIG. 11, the same or equivalent components as those shown in FIGS. 1 and 3 are given the same reference numerals.

同図において、5個の短冊状領域5が並置され
ているが、図において右端の短冊状領域5は第1
図と同様、幅方向の両側に橋絡部8cに連らなる
ゲート電極膜8aが配置されているが、他の短冊
状領域5は、第3図と同様、幅方向の一方側と他
方側でアンバランスを与えるためのゲート電極膜
8a,8bが配置されている。
In the figure, five strip-shaped regions 5 are arranged side by side, and the strip-shaped region 5 at the right end in the figure is the first strip-shaped region 5.
As in the figure, gate electrode films 8a connected to the bridge portions 8c are arranged on both sides in the width direction, but other strip-shaped regions 5 are arranged on one side and the other side in the width direction, as in FIG. Gate electrode films 8a and 8b are arranged to provide unbalance.

右端の短冊状領域5では、ターンオフ動作初期
に幅方向に両側からバランスよくキヤリアが引き
抜かれる。この場合、残りの短冊状領域5に較べ
て、作用するターンオフ電流の量が多いため、右
端の短冊状領域5を含むGTO単位では早くター
ンオフを完了しようとする。この時、他の各短冊
状領域5を含む各GTO単位ではまた導通状態に
あるため、右端の短冊状領域を含むGTO単位を
流れている電流は他のGTO単位に移り易く、速
かにターンオフを完了する。その後、残りの本発
明になる各GTO単位がターンオフを完了する。
In the strip-shaped region 5 at the right end, the carrier is pulled out in a well-balanced manner from both sides in the width direction at the beginning of the turn-off operation. In this case, since the amount of turn-off current acting on the remaining strip-shaped regions 5 is larger than that in the remaining strip-shaped regions 5, the GTO unit including the right-most strip-shaped region 5 attempts to complete turn-off quickly. At this time, each GTO unit including each of the other strip-shaped regions 5 is in a conductive state again, so the current flowing through the GTO unit including the right-most strip-shaped region easily transfers to the other GTO units and quickly turns off. complete. Each remaining inventive GTO unit then completes turn-off.

右端以外のGTO単位は右端のGTO単位の電流
を負担する形になるので、ASOに余裕がある場
合に採れる構成である。
Since the GTO units other than the rightmost one bear the current of the rightmost GTO unit, this configuration can be adopted when there is sufficient ASO.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、ターン
オフ動作初期に短冊状領域の幅方向両側からキヤ
リアをアンバランスに引き抜き、もつて、ASO
が拡大され、オン電圧が低い半導体装置を得るこ
とができる。
As explained above, according to the present invention, the carrier is unbalancedly pulled out from both sides of the strip-shaped region in the width direction at the beginning of the turn-off operation, and the ASO
It is possible to obtain a semiconductor device in which the on-state voltage is increased and the on-state voltage is low.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のGTOを示しており、aはカソ
ード側平面図、bはaの−切断線に沿つた縦
断面図、cはaの−切断線に沿つた横断面
図、第2図はGTOにおけるアノード・カソード
間電圧とアノード電流の関係を示す図、第3図は
本発明の一実施例になるGTOのカソード側平面
図、第4図は本発明になるGTOのターンオフ動
作機構を説明するGTO単位の模式図、第5図〜
第8図は各々本発明の他の実施例を示す要部断面
斜視図、第9図は本発明の一応用例になるGTO
の部分的カソード側平面図、第10図は第9図の
−切断線に沿つた部分的断面図、第11図は
本発明の他の応用例を示すカソード側平面図であ
る。 1……半導体基体、2……p型エミツタ層、3
……n型ベース層、4……p型ベース層、5……
n型エミツタ層短冊状領域、6……アノード電極
膜、7……カソード電極膜、8a,8b……ゲー
ト電極膜。
Figure 1 shows a conventional GTO, in which a is a plan view on the cathode side, b is a vertical cross-sectional view along the -cutting line of a, c is a cross-sectional view along the -cutting line of a, and Fig. 2 3 is a diagram showing the relationship between the anode-cathode voltage and anode current in the GTO, FIG. 3 is a plan view of the cathode side of the GTO according to an embodiment of the present invention, and FIG. 4 is a diagram showing the turn-off operation mechanism of the GTO according to the present invention. Schematic diagram of the GTO unit explained in Figure 5~
Fig. 8 is a cross-sectional perspective view of main parts showing other embodiments of the present invention, and Fig. 9 is a GTO which is an example of application of the present invention.
FIG. 10 is a partial sectional view taken along the - cutting line of FIG. 9, and FIG. 11 is a plan view of the cathode side showing another application example of the present invention. 1... Semiconductor base, 2... P-type emitter layer, 3
... n-type base layer, 4 ... p-type base layer, 5 ...
N-type emitter layer strip-shaped region, 6... anode electrode film, 7... cathode electrode film, 8a, 8b... gate electrode film.

Claims (1)

【特許請求の範囲】 1 半導体基体が隣接相互で導電型の異なる少な
くとも3個の半導体層を有し、第1半導体層は少
なくとも1個以上の短冊状領域からなり、第2半
導体層は上記短冊状領域と共に上記半導体基体の
第1主表面に露出し、この第1主表面の上記各短
冊状領域に第1主電極が、上記第2半導体層に制
御電極が、上記半導体基体の第2主表面側の半導
体層に第2主電極が接続されている半導体装置に
おいて、第1及び第2主電極間を流れる主電流を
制御電極と第1主電極間に流す制御電流によつて
遮断するとき、上記半導体基体中を流れる電流の
導通領域を上記第1半導体層の短冊状領域の一部
分に集中させるための第1の制御電極手段、及び
上記一部分に集中した導通領域に近接し該領域か
ら電流を有効に引き抜くための第2の制御電極手
段を有する半導体装置。 2 半導体基体が一対の主表面に隣接相互で導電
型が異なる少なくとも3個の半導体層を有し、第
1半導体層は第1主表面において並置された複数
個の短冊状領域からなり、第2半導体層から各短
冊状領域を包囲するように第1主表面に露出し、
第1主表面において各短冊状領域に第1主電極が
低抵抗接触し、各短冊状領域の長手方向と直角を
なす方向の一方側の第2半導体層に短冊状領域の
長手方向に沿つて複数個の第1制御電極が低抵抗
接触し、これら第1制御電極相互は電気的に接続
され、各短冊状領域の長手方向と直角をなす方向
の他方側の第2半導体層に短冊状領域の長手方向
に沿つて複数個の第2制御電極が低抵抗接触し、
これら第2制御電極は第1制御電極から独立して
設けられており、半導体基体の第2主表面に第2
主電極が低抵抗接触していることを特徴とする半
導体装置。 3 上記第1制御電極と上記第2制御電極相互が
外部抵抗を介して接続されていることを特徴とす
る特許請求の範囲第2項記載の半導体装置。 4 一対の主表面間に隣接相互で導電型が異なる
少なくとも3個の半導体層を有し、第1半導体層
は第1主表面において並置された複数個の短冊状
領域からなり、第2半導体層は各短冊状領域を包
囲するように第1主表面に露出してなる半導体基
体と、 半導体基体の第1主表面において、各短冊状領
域に低抵抗接触した複数個の第1主電極と、 各第1の主電極に電気的に接続された第1主端
子と、 半導体基体の第2主表面に低抵抗接触した第2
主電極と、 第2主電極に電気的に接続された第2主端子
と、 半導体基体の第1主表面において、各短冊状領
域の長手方向と直角をなす方向の両側で短冊状領
域の長手方向に沿つて第2半導体層に低抵抗接触
した制御電極と、 を具備し、各短冊状領域の長手方向と直角をなす
方向の一方側における短冊状領域と制御電極との
間の第2半導体層の電気抵抗が、他方側における
それより大きくなつていることを特徴とする半導
体装置。 5 上記各短冊状領域の長手方向と直角をなす方
向の一方側における上記短冊状領域と上記制御電
極との間の距離が、他方側におけるそれより大き
くなつていることを特徴とする特許請求の範囲第
4項記載の半導体装置。 6 上記各短冊状領域の長手方向と直角をなす方
向の一方側における上記第2半導体層に上記短冊
状領域の長手方向に沿う溝を形成したことを特徴
とする特許請求の範囲第4項記載の半導体装置。 7 上記各短冊状領域の長手方向と直角をなす方
向の一方側における上記第2半導体層に表面から
内部に伸びる上記第2半導体層とは反対導電型を
有する領域を上記短冊状領域の長手方向に沿つて
形成したことを特徴とする特許請求の範囲第4項
記載の半導体装置。
[Claims] 1. A semiconductor substrate has at least three adjacent semiconductor layers having different conductivity types, the first semiconductor layer is composed of at least one strip-shaped region, and the second semiconductor layer is composed of at least one strip-shaped region. a first main electrode is exposed on the first main surface of the semiconductor substrate together with a shaped region, a first main electrode is provided on each of the strip-like regions of the first main surface, a control electrode is provided on the second semiconductor layer, and a control electrode is provided on the second semiconductor layer; In a semiconductor device in which a second main electrode is connected to a semiconductor layer on the front side, when the main current flowing between the first and second main electrodes is interrupted by a control current flowing between the control electrode and the first main electrode. , a first control electrode means for concentrating the conduction region of the current flowing in the semiconductor substrate on a part of the strip-shaped region of the first semiconductor layer; A semiconductor device having a second control electrode means for effectively extracting. 2. A semiconductor substrate has at least three semiconductor layers adjacent to a pair of main surfaces and having mutually different conductivity types, the first semiconductor layer consisting of a plurality of strip-shaped regions juxtaposed on the first main surface, and the second exposed on the first main surface so as to surround each strip-shaped region from the semiconductor layer,
A first main electrode is in low-resistance contact with each strip-shaped region on the first main surface, and is in contact with the second semiconductor layer on one side in a direction perpendicular to the longitudinal direction of each strip-shaped region along the longitudinal direction of the strip-shaped region. A plurality of first control electrodes are in low resistance contact, these first control electrodes are electrically connected to each other, and each strip-shaped region is attached to the second semiconductor layer on the other side in a direction perpendicular to the longitudinal direction of each strip-shaped region. a plurality of second control electrodes are in low resistance contact along the longitudinal direction of the
These second control electrodes are provided independently from the first control electrode, and the second control electrodes are provided on the second main surface of the semiconductor substrate.
A semiconductor device characterized in that main electrodes are in low resistance contact. 3. The semiconductor device according to claim 2, wherein the first control electrode and the second control electrode are connected to each other via an external resistor. 4 At least three semiconductor layers having different conductivity types adjacent to each other between a pair of main surfaces, the first semiconductor layer consisting of a plurality of strip-shaped regions juxtaposed on the first main surface, and the second semiconductor layer a semiconductor substrate exposed on the first main surface so as to surround each strip-shaped region; a plurality of first main electrodes in low-resistance contact with each strip-shaped region on the first main surface of the semiconductor substrate; a first main terminal electrically connected to each first main electrode; and a second main terminal in low resistance contact with a second main surface of the semiconductor substrate.
a main electrode; a second main terminal electrically connected to the second main electrode; and a second main terminal electrically connected to the first main surface of the semiconductor substrate. a control electrode in low resistance contact with the second semiconductor layer along the direction; and a second semiconductor between the strip region and the control electrode on one side in a direction perpendicular to the longitudinal direction of each strip region. A semiconductor device characterized in that the electrical resistance of one layer is greater than that on the other side. 5 The distance between the strip-shaped region and the control electrode on one side in a direction perpendicular to the longitudinal direction of each strip-shaped region is larger than that on the other side. The semiconductor device according to scope 4. 6. Claim 4, characterized in that a groove along the longitudinal direction of the strip-shaped region is formed in the second semiconductor layer on one side in a direction perpendicular to the longitudinal direction of each of the strip-shaped regions. semiconductor devices. 7. A region having a conductivity type opposite to that of the second semiconductor layer extending from the surface to the inside of the second semiconductor layer on one side in a direction perpendicular to the longitudinal direction of each of the strip-shaped regions in the longitudinal direction of the strip-shaped regions. 5. The semiconductor device according to claim 4, wherein the semiconductor device is formed along the lines.
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