JPH01320879A - 映像制御装置 - Google Patents
映像制御装置Info
- Publication number
- JPH01320879A JPH01320879A JP63154251A JP15425188A JPH01320879A JP H01320879 A JPH01320879 A JP H01320879A JP 63154251 A JP63154251 A JP 63154251A JP 15425188 A JP15425188 A JP 15425188A JP H01320879 A JPH01320879 A JP H01320879A
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- JP
- Japan
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- signal
- display module
- parallel
- signals
- serial
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000015654 memory Effects 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 6
- 102100039489 Histone-lysine N-methyltransferase, H3 lysine-79 specific Human genes 0.000 description 2
- 101000963360 Homo sapiens Histone-lysine N-methyltransferase, H3 lysine-79 specific Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100191138 Arabidopsis thaliana DOT4 gene Proteins 0.000 description 1
- 101100427348 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBP10 gene Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Color Television Systems (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大画面デイスプレィ等の映像制御装置に関す
るものである。
るものである。
第２図は、従来の大画面デイスプレィに用いられている
映像制御装置を示すブロック図であり、第３図はその大
画面デイスプレィの表示、要素の説明図である。
映像制御装置を示すブロック図であり、第３図はその大
画面デイスプレィの表示、要素の説明図である。
第３図（ａ）に示す如く、大画面デイスプレィ１１は、
多数の表示モジュール５を縦横に並べることによって構
成されている。１個の表示モジュール５は、第３図（ｂ
）に示す如く、縦３６個、横３２個の発光部から構成さ
れており、この各発光部１個をドツトと呼んでいる。各
ドツト１２は、第３図（Ｃ）に示す如く、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の３原色の発光体で構成されており、
この発光体を画素又はビクセルと呼んでいる。Ｒ，Ｇ、
Ｂの各画素１３は、ｎビットで各色の明るさの情報を伝
え、例えばｎ＝６では、６４段階（階調）の情報となる
。
多数の表示モジュール５を縦横に並べることによって構
成されている。１個の表示モジュール５は、第３図（ｂ
）に示す如く、縦３６個、横３２個の発光部から構成さ
れており、この各発光部１個をドツトと呼んでいる。各
ドツト１２は、第３図（Ｃ）に示す如く、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の３原色の発光体で構成されており、
この発光体を画素又はビクセルと呼んでいる。Ｒ，Ｇ、
Ｂの各画素１３は、ｎビットで各色の明るさの情報を伝
え、例えばｎ＝６では、６４段階（階調）の情報となる
。
信号の処理は、１ドツト毎に行うのではなく、第３図（
Ｃ）に示す如く、横方向（水平方向）に４ドツト連続し
たものを一度に処理しており、この単位を４ドツト単位
と呼んでいる。
Ｃ）に示す如く、横方向（水平方向）に４ドツト連続し
たものを一度に処理しており、この単位を４ドツト単位
と呼んでいる。
第２図において、１はＡ／Ｄ変換等によってｎビット（
この例では６ビツト）のデジタル信号に変換された映像
信号をＤＯＴＩ〜ＤＯＴ４等より構成される４ドツト単
位のパラレル信号に変換するシリアルーバラルル変換回
路で、４はパラレル信号に変換された映像信号に対応し
たアドレス信号を発生するアドレス発生回路である。
この例では６ビツト）のデジタル信号に変換された映像
信号をＤＯＴＩ〜ＤＯＴ４等より構成される４ドツト単
位のパラレル信号に変換するシリアルーバラルル変換回
路で、４はパラレル信号に変換された映像信号に対応し
たアドレス信号を発生するアドレス発生回路である。
４ビット単位は、第３図（Ｃ）に示す如く、Ｒ，Ｇ、Ｂ
の１２個の画素から構成されており、各画素については
、前述の如く６ビツトの情報を伝送するので、シリアル
−パラレル変換回路１の出力側のデータ信号線は、各組
（各画素）６ビツトで１２組となっている。
の１２個の画素から構成されており、各画素については
、前述の如く６ビツトの情報を伝送するので、シリアル
−パラレル変換回路１の出力側のデータ信号線は、各組
（各画素）６ビツトで１２組となっている。
このデータ信号線１２組と、アドレス発生回路４からの
アドレス信号線が、図示の如く、各表示モジュールに接
続されており、４ドツト単位のパラレル信号に変換され
た画像信号と、この映像信号に対応したアドレス信号が
、各表示モジュール５内のメモリに供給される。
アドレス信号線が、図示の如く、各表示モジュールに接
続されており、４ドツト単位のパラレル信号に変換され
た画像信号と、この映像信号に対応したアドレス信号が
、各表示モジュール５内のメモリに供給される。
次に動作について説明する。
アドレス発生回路４によって、パラレル信号に対応した
水平、垂直のアドレス信号を発生し、このアドレス信号
によって、複数の表示モジュール５か６１個の表示モジ
ュールが選択されて、パラレル信号はその選択された表
示モジュール内のメモリへ記録される。この動作を順次
繰り返して各表示モジュールにパラレル信号即ち映像信
号が分配され、大画面デイスプレィの表示が行われる。
水平、垂直のアドレス信号を発生し、このアドレス信号
によって、複数の表示モジュール５か６１個の表示モジ
ュールが選択されて、パラレル信号はその選択された表
示モジュール内のメモリへ記録される。この動作を順次
繰り返して各表示モジュールにパラレル信号即ち映像信
号が分配され、大画面デイスプレィの表示が行われる。
従来の映像制御装置は、以上のように構成されていて、
各表示モジュールへの信号伝送は６ビツト、１２組の信
号線で行われるため、表示モジュール５への信号線の接
続が多く、更に、表示モジュール内のメモリのデータの
ビット数も多いため、表示モジュール回路の小型化が難
しく、又高価となる等の問題があった。
各表示モジュールへの信号伝送は６ビツト、１２組の信
号線で行われるため、表示モジュール５への信号線の接
続が多く、更に、表示モジュール内のメモリのデータの
ビット数も多いため、表示モジュール回路の小型化が難
しく、又高価となる等の問題があった。
本発明は、このような問題を解消するためになされたも
ので、表示モジュール回路のメモリへの書き込みを高速
化することなく信号線の接続を少なくすることにより、
表示モジュール回路を小型化し安価にできる映像制御装
置を提供することを目的とする。
ので、表示モジュール回路のメモリへの書き込みを高速
化することなく信号線の接続を少なくすることにより、
表示モジュール回路を小型化し安価にできる映像制御装
置を提供することを目的とする。
本発明は、前記目的を達成するため、映像制御装置にお
いて、つぎのａ ”−ｅの要素を備えるようにするもの
である。
いて、つぎのａ ”−ｅの要素を備えるようにするもの
である。
ａ、シリアルなデジタル映像信号を複数のデジタル映像
信号単位のパラレル信号に変換するシリアル−パラレル
変換手段。
信号単位のパラレル信号に変換するシリアル−パラレル
変換手段。
ｂ、前記パラレル信号の一部を受けて順次書き込む、複
数の記録手段。
数の記録手段。
ｃ、順次配列されて画面を構成する複数の表示モジュー
ル。
ル。
ｄ２前記複数の記録手段の夫々から、同時に、異なる表
示モジュールに対応する映像信号を読み出す手段。
示モジュールに対応する映像信号を読み出す手段。
ｅ、前記読み出す手段により読み出された映像信号から
、各表示モジュールに対応する映像信号を選択し該当す
る表示モジュールに送る選択手段。
、各表示モジュールに対応する映像信号を選択し該当す
る表示モジュールに送る選択手段。
以下本発明を実施例により説明する。
第１図は本発明の一実施例である「映像制御装置」の構
成を示すブロック図である。そして、本実施例の表示部
は第３図に示す従来例と同様に構成されている。即ち、
多数の表示モジュール５が縦、横に並べられて大画面デ
イスプレィが構成され、各表示モジュールは縦３６個、
横３２個のドツトから構成され、各ドツトはＲ，Ｇ、Ｂ
画素から構成されていて、４ドツト単位で情報処理が行
われている。
成を示すブロック図である。そして、本実施例の表示部
は第３図に示す従来例と同様に構成されている。即ち、
多数の表示モジュール５が縦、横に並べられて大画面デ
イスプレィが構成され、各表示モジュールは縦３６個、
横３２個のドツトから構成され、各ドツトはＲ，Ｇ、Ｂ
画素から構成されていて、４ドツト単位で情報処理が行
われている。
第１図において、１はシリアル−パラレル変換回路で、
Ａ／Ｄ変換によってデジタル信号に変換された、シリア
ルの各６ビツトのＲ，Ｇ、Ｂ信号を４ビツト単位のパラ
レル信号に変換するものであり、４は、アドレス発生回
路で、Ｒ，Ｇ、Ｂ信号の同期信号を基準にして、１水平
走査に対応したアドレス信号を順次発生するものである
。
Ａ／Ｄ変換によってデジタル信号に変換された、シリア
ルの各６ビツトのＲ，Ｇ、Ｂ信号を４ビツト単位のパラ
レル信号に変換するものであり、４は、アドレス発生回
路で、Ｒ，Ｇ、Ｂ信号の同期信号を基準にして、１水平
走査に対応したアドレス信号を順次発生するものである
。
２は、メモリで、前記４ビツトｍ位の各画素に対応して
１２個あり、各メモリ２は、パラレル信号の一部である
１画素単位の６ビツトの情報をアドレス発生回路４のア
ドレス信号に従って順次記憶するものであフて、シリア
ル−パラレル変換回路１とアドレス発生回路４とに図示
のように接続されている。
１２個あり、各メモリ２は、パラレル信号の一部である
１画素単位の６ビツトの情報をアドレス発生回路４のア
ドレス信号に従って順次記憶するものであフて、シリア
ル−パラレル変換回路１とアドレス発生回路４とに図示
のように接続されている。
３は、アドレス変換ＲＯＭで、アドレス信号を各メモリ
毎に、表示モジュールの横方向ドツト数３２に相当する
水平アドレス分オフセットさせて各メモリに供給するも
ので、アドレス発生回路４とメモリ２との間に接続され
ている。
毎に、表示モジュールの横方向ドツト数３２に相当する
水平アドレス分オフセットさせて各メモリに供給するも
ので、アドレス発生回路４とメモリ２との間に接続され
ている。
６は、各表示モジュール５に対応して設けられた選択回
路て、１２組のメモリ２から読み出された映像信号から
、１組のメモリの映像信号を選択し表示モジュールに送
るもので、メモリ２９表示モジュール５．アドレス発生
回路４に図示のように接続されている。
路て、１２組のメモリ２から読み出された映像信号から
、１組のメモリの映像信号を選択し表示モジュールに送
るもので、メモリ２９表示モジュール５．アドレス発生
回路４に図示のように接続されている。
次に動作を説明する。
Ａ／Ｄ変換によってデジタル信号に変換された、シリア
ルの各６ビツトのＲ，Ｇ、Ｂ（８号は、シリアル−パラ
レル変換回路１によって、ＤＯＴ１〜ＤＯ７４等により
構成される４ビツト単位のパラレル信号に変換される。
ルの各６ビツトのＲ，Ｇ、Ｂ（８号は、シリアル−パラ
レル変換回路１によって、ＤＯＴ１〜ＤＯ７４等により
構成される４ビツト単位のパラレル信号に変換される。
４ビツト単位は、第３図（Ｃ）に示す如く、１２個の画
素から構成されており、各画素は６ビツトの情報量を有
しているので、シリアル−パラレル変換回路１の出力は
、各画素のデータ信号線６本でこれが１２組ある。
素から構成されており、各画素は６ビツトの情報量を有
しているので、シリアル−パラレル変換回路１の出力は
、各画素のデータ信号線６本でこれが１２組ある。
アドレス発生回路４によって、映像信号に同期した１水
平走査に対応するアドレス信号を発生する。４ビツト単
位のパラレル信号は、各画素分６ビツト毎、各メモリ２
に、前記アドレス信号によって示されるアドレスに記憶
される。
平走査に対応するアドレス信号を発生する。４ビツト単
位のパラレル信号は、各画素分６ビツト毎、各メモリ２
に、前記アドレス信号によって示されるアドレスに記憶
される。
続いてメモリ２の内容を読み出すときには、各メモリか
ら同時に同一表示モジュールへの画素データを読み出さ
ないように、各アドレス変換ＲＯＭ３によって、アドレ
ス信号に順次３２ドツト分の水平アドレスのオフセット
を加算したアドレス信号を発生し、このオフセットした
アドレスによって、各メモリ２よりデータを読み出す。
ら同時に同一表示モジュールへの画素データを読み出さ
ないように、各アドレス変換ＲＯＭ３によって、アドレ
ス信号に順次３２ドツト分の水平アドレスのオフセット
を加算したアドレス信号を発生し、このオフセットした
アドレスによって、各メモリ２よりデータを読み出す。
したがって、たとえば、１番目のメモリから１番目の表
示モジュールの画素データが読み出されるときは、２番
目のメモリから２番目の表示モジュールの画素データが
、又、３番目のメモリから３番目の表示モジュールの画
素データが、・・・・・・、そして１２番目のメモリか
ら１２番目の表示モジュールの画素データが読み出され
る。
示モジュールの画素データが読み出されるときは、２番
目のメモリから２番目の表示モジュールの画素データが
、又、３番目のメモリから３番目の表示モジュールの画
素データが、・・・・・・、そして１２番目のメモリか
ら１２番目の表示モジュールの画素データが読み出され
る。
各メモリ２から読み出された１２組の画素データより、
各表示モジュール５に対応して設けられた選択回路６に
よって、各表示モジュールに対応した１組の画素データ
（映像信号）が選択され、表示モジュール内のメモリに
送られる。 このようにして、１２個のメモリの画素デ
ータは、同時に１２個の表示モジュールに分配され、一
つの表示モジュールには１２回に分けて送られるので、
各表示モジュールのデータ信号線は１メモリ分、即ち１
画素分、６ビツトで済み、かつ、表示モジュールのメモ
リへの書き込みを高速化する必要がない。
各表示モジュール５に対応して設けられた選択回路６に
よって、各表示モジュールに対応した１組の画素データ
（映像信号）が選択され、表示モジュール内のメモリに
送られる。 このようにして、１２個のメモリの画素デ
ータは、同時に１２個の表示モジュールに分配され、一
つの表示モジュールには１２回に分けて送られるので、
各表示モジュールのデータ信号線は１メモリ分、即ち１
画素分、６ビツトで済み、かつ、表示モジュールのメモ
リへの書き込みを高速化する必要がない。
なお、前記実施例では、アドレス変換にＲＯＭを用いる
場合を示したが、アドレス変換に加算回路を用いても上
記実施例と同様の効果を奏する。
場合を示したが、アドレス変換に加算回路を用いても上
記実施例と同様の効果を奏する。
以上説明した如く、本発明によれば、表示モジュールへ
のデータ信号線の接続本数を減らすことができ、又表示
モジュールのメモリへの書き込みを高速化する必要がな
いので、表示モジュール回路を小型、安価にできる映像
制御装置を得ることができる。
のデータ信号線の接続本数を減らすことができ、又表示
モジュールのメモリへの書き込みを高速化する必要がな
いので、表示モジュール回路を小型、安価にできる映像
制御装置を得ることができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図、第３図（ａ、）
、（ｂ）、（ｃ）は大画面デイスプレィの要素の説明図
である。 図において、１はシリアル−パラレル変換回路、２はメ
モリ、３はアドレス変換ＲＯＭ、４はアドレス発生回路
、５は表示モジュール、６は選択回路である。 なお、同一符号は同−又は相当部分を示す。
２図は従来例の構成を示すブロック図、第３図（ａ、）
、（ｂ）、（ｃ）は大画面デイスプレィの要素の説明図
である。 図において、１はシリアル−パラレル変換回路、２はメ
モリ、３はアドレス変換ＲＯＭ、４はアドレス発生回路
、５は表示モジュール、６は選択回路である。 なお、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）つぎのａ〜ｅの要素を備えていることを特徴とす
る映像制御装置。 ａ、シリアルなデジタル映像信号を複数のデジタル映像
信号単位のパラレル信号に変換するシリアル−パラレル
変換手段。 ｂ、前記パラレル信号の一部を受けて順次書き込む、複
数の記録手段。 ｃ、順次配列されて画面を構成する複数の表示モジュー
ル。 ｄ、前記複数の記録手段の夫々から、同時に、異なる表
示モジュールに対応する映像信号を読み出す手段。 ｅ、前記読み出す手段により読み出された映像信号から
、各表示モジュールに対応する映像信号を選択し該当す
る表示モジュールに送る選択手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154251A JPH01320879A (ja) | 1988-06-22 | 1988-06-22 | 映像制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154251A JPH01320879A (ja) | 1988-06-22 | 1988-06-22 | 映像制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320879A true JPH01320879A (ja) | 1989-12-26 |
Family
ID=15580134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154251A Pending JPH01320879A (ja) | 1988-06-22 | 1988-06-22 | 映像制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005352352A (ja) * | 2004-06-14 | 2005-12-22 | Mitsubishi Electric Corp | シリアル通信による制御システム |
-
1988
- 1988-06-22 JP JP63154251A patent/JPH01320879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005352352A (ja) * | 2004-06-14 | 2005-12-22 | Mitsubishi Electric Corp | シリアル通信による制御システム |
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