JPH01311872A - Pwm signal arithmetic and logic device - Google Patents
Pwm signal arithmetic and logic deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルス幅変調(以下、PWMと記す)方式
の半導体電力変換装置におけるPWM信号演算装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a PWM signal calculation device in a pulse width modulation (hereinafter referred to as PWM) type semiconductor power conversion device.
〔従来の技術〕
従来、PWM方式可変電圧可変周波数(VVVF)イン
バータのPWM信号演算装置として、−般に相電圧指令
信号(変調波)と三角波信号(搬送波)との比較により
、PWM信号を得るものが広く用いられている。これを
ディジタル回路を用いて実現したものとして、例えば第
8図の構成のものが知られている。ただし、これは3相
のうちの1相分について示したものである。なお、同図
において、1は相電圧指令発生回路、2はディジタルコ
ンパレータ、3はクロック’1EDO路31 。[Prior Art] Conventionally, as a PWM signal calculation device for a PWM type variable voltage variable frequency (VVVF) inverter, a PWM signal is generally obtained by comparing a phase voltage command signal (modulated wave) and a triangular wave signal (carrier wave). things are widely used. For example, the structure shown in FIG. 8 is known as a device that realizes this using a digital circuit. However, this is only for one of the three phases. In the figure, 1 is a phase voltage command generation circuit, 2 is a digital comparator, and 3 is a clock '1EDO path 31.
アップダウンカンタ32およびアップダウン切換信号発
生回路33からなるキャリア信号発生回路である。This is a carrier signal generation circuit consisting of an up/down counter 32 and an up/down switching signal generation circuit 33.
同図ではクロック発生回路31から発生するクロックC
LKiアップダウンカウンタ32によってカウントする
。ただし、アップダウン切換え信号発生回路33の出力
511iCよって、アップカウントかダウンカウントか
を制御する。アップダウン切換え信号発生回路33はあ
る時点でアップカウント指令を出力しているものとする
と、アップダウ/カウンタ32の最大値emaxとなる
までアップカウント指令を出力し、Cff1aXとなっ
た時点でダウンカウント指令に切換え、S12が0とな
るまでダウンカウント指令を出力し、S12がOとなっ
た時点でアップカウント指令に切換えるという動作を繰
り返す。このようにすると、キャリア信号発生回路3の
出力データ812は第9図(イ)のような三角波を示す
データとなる。また、相電圧指令発生回路1は相電圧に
比例したデータV”にオフセット分Cmax/2を加え
たデータS1を出力し、前記キャリア信号812とSl
とをディジタルコンパレータ2によって大小を判別し、
その結果から1相分のPWM信号Moが第9図(ロ)の
如く形成される。In the figure, the clock C generated from the clock generation circuit 31
The LKi up/down counter 32 counts. However, the output 511iC of the up/down switching signal generation circuit 33 controls whether to count up or down. Assuming that the up-down switching signal generation circuit 33 outputs an up-count command at a certain point in time, it outputs an up-count command until the maximum value emax of the up-down/counter 32 is reached, and when it reaches Cff1aX, it outputs a down-count command. , outputs a down-count command until S12 becomes 0, and then switches to an up-count command when S12 becomes 0, and repeats this operation. In this way, the output data 812 of the carrier signal generation circuit 3 becomes data showing a triangular wave as shown in FIG. 9(a). Further, the phase voltage command generation circuit 1 outputs data S1 obtained by adding an offset amount Cmax/2 to data V'' proportional to the phase voltage,
The digital comparator 2 determines the size of the
From the result, a PWM signal Mo for one phase is formed as shown in FIG. 9(b).
このようなPWM信号演算装置において、PWM信号の
分解能几は次式で表わされる。In such a PWM signal calculation device, the resolution of the PWM signal is expressed by the following equation.
FL−2fC/ ’CLK −・・・(
1)fo:キャリア周波数
fCl、K ニアツブダウンカウンタ32の入力クロッ
ク周波数
したがって、キャリア周波数fCが一定のもとて分解能
Rを小さくするためには” CLKt”高くしなければ
ならないことがわかる。FL-2fC/'CLK-...(
1) fo: Carrier frequency fCl, K Input clock frequency of the near-down counter 32. Therefore, it can be seen that in order to reduce the resolution R while the carrier frequency fC is constant, "CLKt" must be increased.
ところが、このようなPWM信号演算装置において、第
9図(ハ)、(ニ)、(ホ)に示すように、アップダウ
ンカウンタ32がアップカウントからダウンカウントへ
移行する場合に、クロック信号が変化してから812が
変わるまでの遅れ時間t1が存在する。特に、第8図の
構成の場合、812が変化してから811が変わるまで
のアップダウン切換え信号発生回路33による遅れ時間
t2及びアップダウンカウンタ320次のクロックが立
上がる前のアップダウン切換え信号のセットアツプ時間
t3によって、アップダウンカウンタ32の入力クロッ
ク周波if。LKは次の(2)式のように制限される。However, in such a PWM signal calculation device, as shown in FIGS. There is a delay time t1 from when 812 changes. In particular, in the case of the configuration shown in FIG. 8, the delay time t2 caused by the up-down switching signal generation circuit 33 from when 812 changes to when 811 changes, and the delay time t2 of the up-down switching signal before the next clock of the up-down counter 320 rises. The input clock frequency if of the up/down counter 32 is determined by the setup time t3. LK is limited as shown in equation (2) below.
fcLK<1/(t1+t2+t3) −−−−−
−(21つまり、PWM信号の分解能几は2fc(t1
+12+13)より小さくすることができないと云う問
題がある。したがって、この発明はキャリア周波数を変
えることなく、PWM信号の分解能を向上させることが
可能なPWM信号演算装置を提供することを目的とする
。fcLK<1/(t1+t2+t3) ------
-(21 In other words, the resolution of the PWM signal is 2fc(t1
+12+13) is not possible. Therefore, an object of the present invention is to provide a PWM signal calculation device that can improve the resolution of a PWM signal without changing the carrier frequency.
nビットの相電圧指令データと0より2n+1まで変化
する鋸歯状波データとから3相の各相対応のパルス幅変
II信号を生成丁べく、該鋸歯状波データと前記相電圧
指令データとの大小判別を行なう第1の比較手段と、前
記鋸歯状波データの最大値から相電圧指令データを減算
する減算手段と、該減算手段からの出力と鋸歯状波デー
タとの大小判別を行なう第2の比較手段と、第1.第2
比較手段からの出力を合成する合成手段とよりなるPW
M信号演算回路を設ける。In order to generate pulse width change II signals corresponding to each of the three phases from n-bit phase voltage command data and sawtooth wave data varying from 0 to 2n+1, the sawtooth wave data and the phase voltage command data are combined. a first comparing means for determining the magnitude; a subtracting means for subtracting the phase voltage command data from the maximum value of the sawtooth wave data; and a second comparing means for determining the magnitude between the output from the subtracting means and the sawtooth wave data. Comparison means of 1st. Second
A PW consisting of a synthesis means for synthesizing the outputs from the comparison means.
An M signal calculation circuit is provided.
また、上記PWJ八号へ算回路を相電圧指令v″に対応
するものとすれば、これと同様の構成要素を有し、相電
圧指令−■ に対応するPWM信号を生成する他のPW
M信号演算回路を設ける。Furthermore, if the above-mentioned PWJ No. 8 arithmetic circuit corresponds to the phase voltage command v'', another PWJ having the same components and generating a PWM signal corresponding to the phase voltage command -■
An M signal calculation circuit is provided.
さらに、nビットの第1相電圧指令データと該データと
は極性が異なり大きさが同じの第2相電圧指令データと
0より2 −1まで変化する鋸歯状波データとから3相
の各相ごとに2相のパルス幅変調信号を生成すべく、前
記第1相電圧指令データと前記鋸歯状波データの最上位
ビットを除く下位nビットデータとの大小判別を行なう
第1の比較手段と、前記第2相電圧指令データと前記鋸
歯状波データの最上位ビットを除く下位nビットデータ
との大小判別を行なう第2の比較手段と、該第1.第2
比較手段の各出力と鋸歯状波データの最上位ビットとか
ら2相のPWM信号を合成する合成手段とを設ける。Furthermore, each of the three phases is determined from the n-bit first phase voltage command data, the second phase voltage command data which has a different polarity and the same magnitude, and the sawtooth wave data which varies from 0 to 2 -1. a first comparison means for determining the magnitude of the first phase voltage command data and the lower n-bit data excluding the most significant bit of the sawtooth wave data in order to generate a two-phase pulse width modulation signal for each; a second comparing means for determining the magnitude of the second phase voltage command data and the lower n-bit data excluding the most significant bit of the sawtooth wave data; Second
A synthesizing means is provided for synthesizing a two-phase PWM signal from each output of the comparing means and the most significant bit of the sawtooth wave data.
カウンタをアップ(またはダウン)カウンタとしてのみ
動作させることにより、従来アップダウン切換え信号を
作っていた論理回路の動作遅れや、次のり四ツクまでの
アップダウン切換え信号のセットアツプ時間を無くシ、
カウンタ′frR大クロック周波数で動作させることが
できるようKしてPWM信号の分解能を向上させる。そ
の際、該カラ/りの出力(鋸歯状波データ)を用いて、
従来、三角波データと相電圧指令データとの比較によっ
て得られたPWM信号と同一の信号を得るために、相電
圧指令データと前記カウンタの出力とを第1のディジタ
ルコンパレータで比較し、前記カウンタの最大値から相
電圧指令データを減算し、その減算結果と前記カウンタ
の出力とを第2のディジタルコンパレータで比較し、第
1.第2のディジタルコンパレータの出力信号を論理回
路で合成することによつ又、従来と同一のPWM信号を
得るようにしている。By operating the counter only as an up (or down) counter, the operation delay of the logic circuit that conventionally generates the up/down switching signal and the setup time for the up/down switching signal up to the next four counts can be eliminated.
The counter 'frR is set so that it can be operated at a high clock frequency to improve the resolution of the PWM signal. At that time, using the output of the color/re (sawtooth wave data),
Conventionally, in order to obtain the same PWM signal obtained by comparing the triangular wave data and the phase voltage command data, the phase voltage command data and the output of the counter are compared by a first digital comparator, and the output of the counter is The phase voltage command data is subtracted from the maximum value, the subtraction result and the output of the counter are compared by a second digital comparator, and the first. By combining the output signals of the second digital comparator with a logic circuit, the same PWM signal as the conventional one is obtained.
また、相電圧指令v″と一■にそれぞれ対応するPWM
信号演算回路を設けることにより、3相の各相ごとに2
相のPWM信号を生成し得るよう同じ構成のPWM信号
演算回路ft設けるものに対し、その回路上の工夫をす
ることにより、簡略化とコストダウンを図る。In addition, PWM corresponding to phase voltage commands v'' and 1
By providing a signal calculation circuit, two
Simplification and cost reduction are achieved by devising the circuitry for a device in which a PWM signal calculation circuit ft having the same configuration is provided so as to be able to generate PWM signals of each phase.
第1図にこの発明の実施例を示す。第2図は第1図の各
部信号のタイミングチャートである。以下、第1図、第
2図を参照しながら説明する。ただし、これは3相のう
ちの1相分について示したものである。FIG. 1 shows an embodiment of the invention. FIG. 2 is a timing chart of various signals in FIG. 1. This will be explained below with reference to FIGS. 1 and 2. However, this is only for one of the three phases.
クロック発生回路31から発生するクロックをアップカ
ウンタ(またはダウンカウンタ)32でカウントし、カ
ウントデータSoを出力する。S。The clock generated from the clock generation circuit 31 is counted by an up counter (or down counter) 32 and outputs count data So. S.
は第2図(イ)に見られるような鋸歯状波を示すデータ
となる。また、相電圧指令発生回路1からは相電圧に比
例したn(自然数)ビットのデータVにオフセット分C
max/2を加えたデータs1が出力され、Soと81
とをディジタルコンパレータ2に入力し、第2図(ロ)
に示す如き大小判別信号S5を得る。演算回路4にはs
lのデータを入力して次式のような演算を行ない、S2
を得る。The result is data showing a sawtooth wave as seen in Figure 2 (a). In addition, from the phase voltage command generation circuit 1, an offset C is added to n (natural number) bit data V proportional to the phase voltage.
Data s1 with max/2 added is output, and So and 81
is input to the digital comparator 2, and the result is shown in Figure 2 (b).
A magnitude discrimination signal S5 as shown in FIG. The arithmetic circuit 4 has s
Input the data of l, perform the calculation as shown in the following formula, and
get.
なお、カウンタ32′t−0から2 −1まで変化させ
ると、(−ma xは2 となる。Note that when the counter 32' is changed from t-0 to 2-1, (-max becomes 2).
s2n+2cmax−81・・・・・・ (3)このS
2とカウントデータSoどをディジタ/l/コンパレー
タ21に入力し、第2図(ハ)K示す大小判別信号S6
を得る。前記信号S5とSoとをPWM信号合成回路5
に入力し、1相分のPWM信号信号音12図(ニ)の如
く得る。なお、第9図(とが対応している。また、(3
)式によりSoと82との交点Bのタイミングは等しく
なるので、第9図(ロ)のPWM信号MOと第2図のP
WM信号信号音1等しくなる。s2n+2cmax-81... (3) This S
2 and count data So are input to the digital/l/comparator 21, and a size discrimination signal S6 shown in FIG.
get. The signals S5 and So are sent to a PWM signal synthesis circuit 5.
and obtain the PWM signal sound for one phase as shown in Figure 12 (d). In addition, Fig. 9 corresponds to (.
) equation, the timing of the intersection B between So and 82 is the same, so the PWM signal MO in FIG. 9(b) and P in FIG.
The WM signal signal tone is equal to 1.
以上のように、本実施例によれば、第2のデ・fジタル
コンバレータ21、演算回路4およびPWM信号合成回
路5を設けることにより、カウンタ32をアップ(また
はダウン)カウントたりて動作させるので、(2)式の
ような制限がない。従って、カウンタ32fj:最大ク
ロック周波数で動作させることができるので、従来のも
のに比べてPWM信号の分解能が向上するという効果を
有する。As described above, according to the present embodiment, by providing the second digital f converter 21, the arithmetic circuit 4, and the PWM signal synthesis circuit 5, the counter 32 is operated by counting up (or down). Therefore, there is no restriction as in equation (2). Therefore, since the counter 32fj can be operated at the maximum clock frequency, it has the effect of improving the resolution of the PWM signal compared to the conventional counter.
ところで、第1図の団結に、例えば相電圧指令V とは
極性が異なり大きさが同じの相電圧指令−V に対応す
るPWM信号演丼回路を股りれば、3相の各相ごとに2
相のPWM信号金発生させることができる。第3図はか
−る実施例をl(す構成図であり、第4図はその動作全
説明°するためのタイムチャートである。By the way, if we add a PWM signal processing circuit corresponding to the phase voltage command -V, which has a different polarity and the same magnitude as the phase voltage command V, to the unity shown in Fig. 2
Phase PWM signals can be generated. FIG. 3 is a block diagram of this embodiment, and FIG. 4 is a time chart for fully explaining its operation.
これは、PWM信号演昇回路6に対し、これと同様の回
FIP16Aを設け、相電圧指令■ と−■のそれぞれ
に対応するPWM信号信号音12i発生するもので、そ
の動作も基本的には第1図と同様であるので、詳細は省
略する。In this system, a similar FIP 16A is provided for the PWM signal boosting circuit 6, and the PWM signal sound 12i corresponding to each of the phase voltage commands ■ and -■ is generated, and its operation is basically the same. Since it is similar to FIG. 1, details will be omitted.
第5図はこの発明のざらに別の実施例′fc7」<す構
成図であり、第6図は第5図の動作全説明するためのタ
イムチャートである。FIG. 5 is a block diagram of a slightly different embodiment 'fc7' of the present invention, and FIG. 6 is a time chart for explaining the entire operation of FIG.
まず、先の第3図のPWM信号演算装置において、演算
回路4の出力データS2と演算回路4Aの出力デ・−タ
S4は、次式を演算する構成となっているので、
82n+2 Cmax 81 =−=
(4)S4=2Cmax−83−・” (5)い
ま、第1の入力データS1及び第2の入力データS3が
次式で表わさ扛る場合(ただし、V′は相電圧指令デー
タである。)、
81− V +Cmax/ 2 −− (
6183−−V +Cmax/ 2 −・・
・(71(4)と(6)式及び(5)と(方式より、S
2とS3及び81とS4は次式のような関係となる。First, in the PWM signal calculation device shown in FIG. 3, the output data S2 of the calculation circuit 4 and the output data S4 of the calculation circuit 4A are configured to calculate the following equation, so 82n+2 Cmax 81 = −=
(4) S4=2Cmax-83-.'' (5) Now, if the first input data S1 and the second input data S3 are expressed by the following formula (where V' is the phase voltage command data). ), 81- V +Cmax/ 2 -- (
6183--V +Cmax/ 2--
・(71 (4) and (6) formulas and (5) and (methods), S
2 and S3 and 81 and S4 have the following relationships.
5z−8s+(′rnax ・”−(
8)s4′:sl+emaX +++
++ (9)しかも、Sl及びS3がnビットのデー
・夕の場合、バイナリ−カウンタ32を0から2 −1
まで変化さぜると、Cm a xは2 となる。5z-8s+('rnax・”-(
8) s4': sl+emaX +++
++ (9) Moreover, when Sl and S3 are n-bit data, the binary counter 32 is set from 0 to 2 -1.
Cmax becomes 2.
したがって、82はS3のデータのn+1ビット目に1
をたてることによって演nされ、S4もSlのデータの
n→−1ビツト目に1をたてることによって演算できる
ので、演算回路4と4A−は省略可能である。また、デ
ィジタルコンパレータはカスケード接続できるので、n
+1ビットのディジタルコンパレータの下位nビットと
上位1ビツトに分けると、ディジタルコンパレータ2.
!−21Aの下位nビットの大小判別信号は各々等(7
く、ディジタルコンパレータ21と2Aの下位nヒツト
の大小判別信号も各々等しいので、4つのディジタルコ
ンパレータのうち2つのディジタルコンパレータを省略
することができる。Therefore, 82 is 1 at the n+1st bit of the data in S3.
Since S4 can also be calculated by setting 1 to the n→-1st bit of the data in Sl, the calculation circuits 4 and 4A- can be omitted. Also, since digital comparators can be connected in cascade, n
Dividing the +1-bit digital comparator into lower n bits and upper 1 bit, digital comparator 2.
! The magnitude discrimination signals of the lower n bits of -21A are each equal to (7
Moreover, since the magnitude discrimination signals of the lower n hits of the digital comparators 21 and 2A are also equal, two of the four digital comparators can be omitted.
第5図はか−る観点にもとづき、第3図をさらに簡略化
したものである。すなわち、クロック発生回路31から
発生するクロックin+1ビットのバイナリ−アップカ
ウンタ(またはダウンカウンタ)32でカウントし、第
6図(ロ)に示す如き最上位ビットデータMSBと下位
データ84’c出力する(例えば、カウンタ3が12ビ
ツトならばS4は11ビツトデータとなる)。S4は第
6図(イ)に示ずような鋸歯状波データとなる。また9
5、第1の入力データとし1、相電圧指令■ にオフセ
ット分2 を加えたデータS1が人力され、S4トS
xト金デイジタルコンパレータ22に人力し、大小判別
信号S9を得る。また、第2の人力データとして、相電
圧指令v4の極性全反転(〜だ一■“にオフセット分2
を刀pえたデータS3が入力され、このS3とカウ
ントデータS4とをディジタルコンバレータ23に入力
し、大小判別信号810を得る。前記信号MSB、89
および810をPWM信号合成回路51に入力し、第6
図(ホ)、(へ)にそれぞれ示されるような2相のPW
M信号第7図はPWM信号合成回路51の内部構成を示
したものである。これは、511A〜511Dの4つの
1ビツトデイジタルコンパレータと、PWM信号合成回
路51A、51Bとから構成される。1ビツトデイジタ
ルコンパレータ511A〜511Dは下位ビットの大小
判別信号端子りと人。FIG. 5 is a further simplified version of FIG. 3 based on this viewpoint. That is, the clock in+1 bit generated from the clock generation circuit 31 is counted by the binary up counter (or down counter) 32, and the most significant bit data MSB and the lower data 84'c as shown in FIG. 6(b) are output ( For example, if counter 3 is 12 bits, S4 is 11 bits data). S4 becomes sawtooth wave data as shown in FIG. 6(a). Also 9
5. As the first input data, 1. Data S1, which is obtained by adding an offset of 2 to the phase voltage command ■, is input manually, and S4 and S
A digital comparator 22 is manually operated to obtain a size discrimination signal S9. In addition, as the second manual data, the polarity of the phase voltage command v4 is completely reversed (~da1) by an offset of 2
This data S3 and the count data S4 are input to the digital converter 23, and a magnitude determination signal 810 is obtained. Said signal MSB, 89
and 810 are input to the PWM signal synthesis circuit 51, and the sixth
Two-phase PW as shown in figures (E) and (F), respectively.
M signal FIG. 7 shows the internal configuration of the PWM signal synthesis circuit 51. This is composed of four 1-bit digital comparators 511A to 511D and PWM signal synthesis circuits 51A and 51B. The 1-bit digital comparators 511A to 511D serve as signal terminals for determining the magnitude of lower bits.
8両データ端子からAとBのデータの大小判別信号を出
力するものを用いる。また、その各々のB端子は0″力
げ1”に固定されているので、簡単な論理回路で構成す
ることができる。A device that outputs a signal for determining the size of A and B data from 8 data terminals is used. Further, since each B terminal is fixed to 0" and 1", it can be configured with a simple logic circuit.
この発明によれば、カウンタをアップカウント(または
ダウンカウント)のみで動作させるようにしたので、従
来アップダウンカウンタの出力データからアップダウン
切換え信号を作っていた論理回路の動作遅れ、および次
のクロックが立ち上がる前のアップダウン切換え信号の
セットアツプ時間による、前記アップダウンカウンタの
クロック周波数の制限がなくなり、従来のものに比べて
PWM信号の分解能を向上させることができる。According to this invention, since the counter is made to operate only by up-counting (or down-counting), there is no delay in the operation of the logic circuit that conventionally generates the up-down switching signal from the output data of the up-down counter, and the next clock The clock frequency of the up/down counter is no longer limited by the setup time of the up/down switching signal before it rises, and the resolution of the PWM signal can be improved compared to the conventional one.
また、第3図の如く、相電圧指令v″と一■”のそれぞ
れに対応するPWM信号発生回路を設けることにより、
3相の各相ごとに2相のPWM信号を発生させることが
でき、さらに第1図の如くすることにより、構成を簡略
化し、コストダウンを図ることが可能となる。Furthermore, as shown in Fig. 3, by providing PWM signal generation circuits corresponding to the phase voltage commands v'' and 1'',
It is possible to generate two-phase PWM signals for each of the three phases, and by doing so as shown in FIG. 1, it is possible to simplify the configuration and reduce costs.
第1図はこの発明の実施例を示す構成図、第2図はその
動作′f:説明するためのタイムチャート、第3図はこ
の発明の他の実施例を示す構成図、第4図はその動作を
説明するためのタイムチャート、第5図はこの発明のさ
らに他の実施例を示す構成図、第6図はその動作を説明
するためのタイムチャート、第7図は第5図に示すPW
M信号合成回路の具体例を示すブロック図、第8図はP
WM演算装置の従来例を示す構成図、第9図はその動作
を説明するためのタイムチャートである。
符号説明
1・・・・・・相電圧指令発生回路、2,2A、21゜
21A、22,23,511A〜511D・・・・・・
ディジタルコンパレータ、3・・・・・・キャリア信号
発生回路、3人・・・・・・鋸歯状波発生回路、4.4
A・・・・・・演算回路、5,5人、51.51A、5
1B・・・・・・PWM信号合成回路、6,6A・・・
・・・PWM信号演算回路、31・・・・・・クロック
発生回路、32・・・・・・カウンタ、33・・・・・
・アップダウン切換信号発生回路。
代理人 弁理士 並 木 昭 夫
代理人 弁理士 松 崎 清
第1図
1Δ
第2図
子゛
(勾+14+ L−一一一一一一」
第3図 。
第4図
(l″″″M・−一1−一 −一第
5図
第6図
第7図
第8図
第9図
Aμ3Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a time chart for explaining its operation, Fig. 3 is a block diagram showing another embodiment of the invention, and Fig. 4 is a block diagram showing an embodiment of the present invention. A time chart for explaining the operation, FIG. 5 is a configuration diagram showing still another embodiment of the invention, FIG. 6 is a time chart for explaining the operation, and FIG. 7 is shown in FIG. P.W.
A block diagram showing a specific example of the M signal synthesis circuit, FIG.
A configuration diagram showing a conventional example of a WM arithmetic device, and FIG. 9 is a time chart for explaining its operation. Description of symbols 1... Phase voltage command generation circuit, 2, 2A, 21° 21A, 22, 23, 511A to 511D...
Digital comparator, 3...Carrier signal generation circuit, 3 people...Sawtooth wave generation circuit, 4.4
A... Arithmetic circuit, 5, 5 people, 51.51A, 5
1B...PWM signal synthesis circuit, 6,6A...
... PWM signal calculation circuit, 31 ... Clock generation circuit, 32 ... Counter, 33 ...
・Up/down switching signal generation circuit. Agent Patent Attorney Akio Namiki Agent Patent Attorney Kiyoshi Matsuzaki Figure 1 1Δ Figure 2 ゛ (Gravity +14 + L-111111)
Figure 3. Figure 4 (l''''''M・-1-1-1 Figure 5 Figure 6 Figure 7 Figure 8 Figure 9 Aμ3
Claims (1)
1−1まで変化する鋸歯状波データとから3相の各相対
応のパルス幅変調(PWM)信号を演算するPWM信号
演算装置であつて、 前記鋸歯状波データと前記相電圧指令データとの大小判
別を行なう第1の比較手段と、 該鋸歯状波データの最大値から相電圧指令データを減算
する減算手段と、 該減算手段からの出力と鋸歯状波データとの大小判別を
行なう第2の比較手段と、 該第1、第2比較手段からの出力を合成する合成手段と
、 を備えてなることを特徴とするPWM信号演算装置。 2)nビットの第1相電圧指令データと該データとは極
性が異なり大きさが同じの第2相電圧指令データと0よ
り2^n^+^1−1まで変化する鋸歯状波データとか
ら3相の各相ごとに2相のパルス幅変調(PWM)信号
を演算するPWM信号演算装置であつて、 前記鋸歯状波データと前記第1、第2相電圧指令データ
との大小判別をそれぞれ行なう第1、第2の比較手段と
、 該鋸歯状波データの最大値から第1、第2相電圧指令デ
ータをそれぞれ減算する第1、第2の減算手段と、 該第1、第2減算手段からの出力と鋸歯状波データとの
大小判別をそれぞれ行なう第3、第4の比較手段と、 第1、第3比較手段からの出力と第2、第4比較手段か
らの出力をそれぞれ合成する第1、第2の合成手段と、 を備えてなることを特徴とするPWM信号演算装置。 3)nビットの第1相電圧指令データと該データとは極
性が異なり大きさが同じの第2相電圧指令データと0よ
り2^n^+^1−1まで変化する鋸歯状波データとか
ら3相の各相ごとに2相のパルス幅変調(PWM)信号
を演算するPWM信号演算装置であつて、 前記第1相電圧指令データと前記鋸歯状波データの最上
位ビットを除く下位nビットデータとの大小判別を行な
う第1の比較手段と、 前記第2相電圧指令データと前記鋸歯状波データの最上
位ビットを除く下位nビットデータとの大小判別を行な
う第2の比較手段と、 該第1、第2比較手段の各出力と鋸歯状波データの最上
位ビットとから2相のPWM信号を合成する合成手段と
、 を備えてなることを特徴とするPWM信号演算装置。[Claims] 1) n-bit phase voltage command data and 2^n^+^ from 0
A PWM signal calculation device that calculates a pulse width modulation (PWM) signal corresponding to each of three phases from sawtooth wave data that changes from 1 to 1, wherein the sawtooth wave data and the phase voltage command data are a first comparing means for determining the magnitude; a subtracting means for subtracting the phase voltage command data from the maximum value of the sawtooth wave data; and a second comparing means for determining the magnitude between the output from the subtracting means and the sawtooth wave data. A PWM signal calculation device comprising: comparing means; and combining means for combining outputs from the first and second comparing means. 2) n-bit first phase voltage command data, second phase voltage command data with different polarities and the same magnitude, and sawtooth wave data that changes from 0 to 2^n^+^1-1. A PWM signal calculation device that calculates a two-phase pulse width modulation (PWM) signal for each of three phases from first and second comparing means for respectively subtracting first and second phase voltage command data from the maximum value of the sawtooth wave data; first and second subtracting means for subtracting first and second phase voltage command data, respectively; third and fourth comparison means for respectively determining the magnitude of the output from the subtraction means and the sawtooth wave data; and the outputs from the first and third comparison means and the outputs from the second and fourth comparison means, respectively. A PWM signal calculation device comprising: first and second combining means for combining; 3) n-bit first phase voltage command data, second phase voltage command data with different polarity and the same magnitude, and sawtooth wave data that changes from 0 to 2^n^+^1-1. A PWM signal calculation device that calculates two-phase pulse width modulation (PWM) signals for each of three phases from a first comparing means for determining the magnitude of bit data; and a second comparing means for determining the magnitude of the second phase voltage command data and the lower n-bit data excluding the most significant bit of the sawtooth wave data. A PWM signal calculation device comprising: , synthesis means for synthesizing a two-phase PWM signal from each output of the first and second comparison means and the most significant bit of the sawtooth wave data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63076221A JPH01311872A (en) | 1988-02-22 | 1988-03-31 | Pwm signal arithmetic and logic device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-37560 | 1988-02-22 | ||
JP3756088 | 1988-02-22 | ||
JP63076221A JPH01311872A (en) | 1988-02-22 | 1988-03-31 | Pwm signal arithmetic and logic device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01311872A true JPH01311872A (en) | 1989-12-15 |
Family
ID=26376684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63076221A Pending JPH01311872A (en) | 1988-02-22 | 1988-03-31 | Pwm signal arithmetic and logic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01311872A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04100310A (en) * | 1990-08-08 | 1992-04-02 | Yaskawa Electric Corp | Digital pulse width conversion circuit |
JPH04112680A (en) * | 1990-09-01 | 1992-04-14 | Fuji Electric Co Ltd | Inverter controller |
JP2012055155A (en) * | 2010-08-04 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | Inverter circuit, power conversion circuit, and electric propulsion vehicle |
-
1988
- 1988-03-31 JP JP63076221A patent/JPH01311872A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04100310A (en) * | 1990-08-08 | 1992-04-02 | Yaskawa Electric Corp | Digital pulse width conversion circuit |
JPH04112680A (en) * | 1990-09-01 | 1992-04-14 | Fuji Electric Co Ltd | Inverter controller |
JP2012055155A (en) * | 2010-08-04 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | Inverter circuit, power conversion circuit, and electric propulsion vehicle |
US9344009B2 (en) | 2010-08-04 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Inverter circuit, power converter circuit, and electric vehicle |
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