JPH06224708A - Pulse width modulation circuit - Google Patents

Pulse width modulation circuit

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JPH06224708A
JPH06224708A JP2969993A JP2969993A JPH06224708A JP H06224708 A JPH06224708 A JP H06224708A JP 2969993 A JP2969993 A JP 2969993A JP 2969993 A JP2969993 A JP 2969993A JP H06224708 A JPH06224708 A JP H06224708A
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JP2969993A
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Taku Nagamine
Hideki Ofune
英喜 小舟
卓 長峯
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Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE:To attain a high speed operation of the circuit by selecting which delay circuit having a delay time to be used among delay circuits connected in series based on parallel data. CONSTITUTION:An input bit D0 is applied to an AND gate 102 directly and inverted by an inverter 104 and the inverted bit is fed to an AND gate 103. A carrier signal as an input pulse from an input terminal 5 is fed to a delay circuit 101 and the AND gate 103. Thus, when the D0 is logical 1, the bit is inputted to the gate 102 and the delayed signal is outputted from an OR gate 105. When the bit D0 is logical '0', it is inputted to the gate 103 and a signal not delayed is outputted. Since the delay time of delay selection circuits 101-10n is decided depending on the weight of received data bits D0-Dn, a delay time T of the pulse outputted from the final stage circuit 10n is proportional to the parallel data D. An FF 7 is set by a carrier input and reset by a signal whose delay time is T and a pulse signal with a pulse width proportional to the data D is outputted.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、並列データをそのデータに応じたパルス幅を有するパルス信号に変換するパルス幅変調回路に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a pulse width modulation circuit for converting a pulse signal having a pulse width corresponding parallel data to the data.

【0002】 [0002]

【従来の技術】図4は例えば三菱電機株式会社製技術資料 ニュープロダクト技術資料 HN02−001(2 Description of the Prior Art FIG. 4 is, for example, Mitsubishi Electric Co., Ltd. Technical Information New Product Technical Data HN02-001 (2
000−62.1)ROD 昭和62年1月発行に示された従来のパルス幅変調回路を示す構成図であり、図において、1はコンパレータ、2は三角波電圧E Rを発生してコンパレータ1に加える三角波発生回路、21は定電流源、22は三角波発生用のコンデンサ、23はコンデンサ22の放電用のトランジスタ、24は入力抵抗、 000-62.1) is a diagram showing a configuration of a conventional pulse width modulation circuit shown in ROD 1987 Issued, in FIG, 1 is a comparator, 2 is the comparator 1 generates a triangular wave voltage E R triangular wave generating circuit to apply, 21 constant current source, the capacitor of the triangular wave generator 22, a transistor for discharging the capacitor 22 is 23, 24 is an input resistor,
3は並列データDをアナログ電圧E Vに変換してコンパレータ1に加えるD/A変換器、4はD/A変換器3の並列データDが入力される入力端子、5はキャリア信号を三角波発生回路2に入力する入力端子、6はコンパレータ1からのパルス信号E oを出力する出力端子である。 3 D / A converter is added to the comparator 1 by converting the parallel data D into an analog voltage E V, 4 is an input terminal for the parallel data D of the D / A converter 3 is inputted, 5 a carrier signal triangular wave generator an input terminal for inputting to the circuit 2, 6 denotes an output terminal for outputting a pulse signal E o from the comparator 1.

【0003】次に動作について説明する。 [0003] Next, the operation will be described. コンデンサ2 Capacitor 2
2は定電流源21により充電される。 2 is charged by the constant current source 21. そして入力端子5 And input terminal 5
に図5に示すキャリア信号が入力した時にトランジスタ23が導通してコンデンサ22が放電する。 Capacitor 22 the transistor 23 is rendered conductive when the carrier signal is input as shown in FIG. 5 is discharged to. このため、 For this reason,
図5に示すような三角波電圧E Rが発生し、この電圧E Triangular wave voltage E R is generated as shown in FIG. 5, the voltage E
Rはコンパレータ1の−入力端子に入力される。 R is the comparator 1 - is input to the input terminal. 並列データDは入力端子4からD/A変換器3に入力されてアナログ電圧E Vに変換され、コンパレータ1の+端子に入力される。 Parallel data D is input from the input terminal 4 to the D / A converter 3 is converted into an analog voltage E V, is input to the comparator 1 + terminal. コンパレータ1はこのE RとE Vとを比較して、図5に示すようにE Vに対応したパルス幅を有するパルス信号E o1又はE o2を出力する。 Comparator 1 and compares the E R and E V, and outputs a pulse signal E o1 or E o2 having a pulse width corresponding to the E V as shown in FIG. すなわち、図5 That is, FIG. 5
において、E V1がコンパレータ1に入力されている時は、出力パルス信号はE o1となる。 In, when the E V1 is inputted to the comparator 1, the output pulse signal becomes E o1. また、並列データD Further, the parallel data D
が変更されてD/A変換器3の出力がE V2となれば、出力パルス信号はE o2となる。 There if output is changed D / A converter 3 and E V2, the output pulse signal becomes E o2. このようにして並列データDの値に応じたパルス幅を有するパルス信号E oが得られる。 Pulse signal E o having a pulse width corresponding to the value of the parallel data D In this manner is obtained.

【0004】 [0004]

【発明が解決しようとする課題】従来のパルス幅変調回路は以上のように構成されているので、並列データDをアナログ電圧E Vへ変換するD/A変換器3が必要であった。 Since INVENTION Problems to be Solved conventional pulse width modulation circuit is configured as described above, it was necessary D / A converter 3 for converting the parallel data D into an analog voltage E V. 一般にD/A変換器を高速動作させることは困難であり、その動作周波数には制限がある。 Generally be operated at high speed to the D / A converter is difficult, and its operating frequency is limited. また高速動作するD/A変換器は実現できても高価である。 The D / A converter for high speed operation is expensive even realized. このため、安価に高速動作するパルス幅変調回路を実現することが困難であった。 Therefore, it is difficult to realize a pulse width modulation circuit at low cost a high speed operation. また、コンパレータ1、三角波発生回路2、D/A変換器3等はアナログ電圧レベルを扱うものであり、一般にノイズに弱く、僅かのノイズが出力のパルス幅に影響を与えるため、安定動作させるためには部品配置、配線等に大きな制約がある等の問題点があった。 The comparator 1, the triangular wave generating circuit 2, D / A converter 3 or the like is intended to handle the analog voltage level, to give generally vulnerable to noise, just the noise effect on the pulse width of the output, to allow stable operation the component placement, there problems such that there is a great restriction in the wiring or the like.

【0005】この発明は上記のような問題点を解消するためになされたもので、D/A変換器を使用せず、高速動作が可能なパルス幅変調回路を得ることを目的とする。 [0005] The present invention has been made to solve the above problems, without using the D / A converter, and to obtain a pulse width modulation circuit capable of high-speed operation.

【0006】 [0006]

【課題を解決するための手段】請求項1の発明に係るパルス幅変調回路は、それぞれ遅延時間の異なる遅延回路と、その遅延出力と入力パルスとの一方を並列データの各ビットに応じて選択する選択手段とから成り、直列に接続された複数の遅延選択回路と、初段の遅延選択回路への入力パルスでセットされ、最終段の遅延選択回路の出力でリセットされるフリップフロップとを設けたものである。 Means for Solving the Problems] The pulse width modulation circuit according to a first aspect of the invention, a different delay circuits each delay time, selects one of the input pulse and its delayed output in response to each bit of the parallel data consists of a selection means for a plurality of delay selection circuits connected in series, is set by the input pulse to the first stage of the delay selection circuit, it provided a flip-flop that is reset by the output of the delay selection circuit in the last stage it is intended.

【0007】請求項2の発明に係るパルス幅変調回路は、異なる遅延時間を有する複数の遅延回路と、それらの遅延出力と入力パルスとのうちの一つを並列データに応じて選択する信号セレクタと、上記入力パルスでセットされ、上記信号セレクタの出力でリセットされるフリップフロップとを設けたものである。 [0007] The pulse width modulation circuit according to a second aspect of the invention, different delays and a plurality of delay circuits having a time, signal selector for selecting one of those of the delay input and output pulses in response to the parallel data When, is set by the input pulse, it is provided with a flip-flop that is reset by the output of the signal selector.

【0008】 [0008]

【作用】請求項1の発明におけるパルス幅変調回路は、 [Action] The pulse width modulation circuit in the invention of claim 1,
各遅延回路による遅延時間の総和が出力のパルス幅に対応する。 The sum of the delay time by the delay circuits corresponding to the pulse width of the output. また、直列に接続された遅延回路のうちどの遅延時間を持つ遅延回路を利用し、どの遅延回路をバイパスするかを並列データにより選択する。 Further, by using the delay circuit with which delay times of the delay circuits connected in series, selected by parallel data or to bypass any delay circuit.

【0009】請求項2の発明におけるパルス幅変調回路は、入力パルスが加えられた時点から並列データにより選択された遅延出力が得られるまでの時間が出力のパルス幅となる。 [0009] The pulse width modulation circuit in the invention of claim 2 is the time from when the input pulse is applied to the selected delay output by the parallel data to obtain a pulse width of the output.

【0010】 [0010]

【実施例】実施例1. EXAMPLE 1. 以下、請求項1の発明の一実施例を図について説明する。 A description is given of an embodiment of the invention of claim 1. 図1において、4は並列データDの入力端子、5は入力パルスとしてのキャリア信号の入力端子、10 1 ,10 2・・・10 nは直列に接続された遅延選択回路で、初段の遅延選択回路10 1にキャリア信号が入力されると共に、各段の遅延選択回路10 1, the input terminal of the parallel data D 4, 5 denotes an input terminal of the carrier signal as an input pulse, 10 1, at 10 2 · · · 10 n delay selection circuits connected in series, the first stage delay selection together with the carrier signal is input to the circuit 10 1, the delay selection circuit 10 of each stage
1 〜10 nに並列データDの各ビットD 0 ,D 1・・・ Each bit D of 1 to 10 n to the parallel data D 0, D 1 · · ·
n (但し、D 0 :LSB,D n :MSB)がそれぞれ加えられる。 D n (where, D 0: LSB, D n : MSB) is added, respectively. 7はキャリア信号でセットされ、最終段の遅延選択回路10 nの出力でリセットされるフリップフロップ、6はフリップフロップ7のQ出力としてのパルス信号E oを出力する出力端子である。 7 is set in the carrier signal, the flip-flop is reset by the output of the delay selection circuit 10 n of the last stage, 6 denotes an output terminal for outputting a pulse signal E o as the Q output of the flip-flop 7.

【0011】遅延選択回路10 1 〜10 nにおいて、1 [0011] In the delay selection circuit 10 1 ~10 n, 1
01は遅延回路で、それぞれ各遅延選択回路10 1 〜1 01 is a delay circuit, the delay selection circuits respectively 10 1 to 1
nに入力される並列データDの各ビットD 0 〜D nの重みに応じた遅延時間τ,2τ・・・2 n τ を有している。 0 n respective bits D parallel data D inputted to the 0 to D n delay time corresponding to the weight of tau, has 2τ ··· 2 n τ. 102は遅延回路101の出力と各ビットD 0 〜D 102 Each bit D 0 and an output of the delay circuit 101 to D
nとが加えられるアンドゲート(選択手段)、104は各ビットD 0 〜D nを反転させるインバータ(選択手段)、103は前段からの入力信号とインバータ104 n and are Added AND gate (selection means), an inverter (selection means) for inverting the respective bits D 0 to D n 104, an input signal from the previous stage 103 and the inverter 104
の出力とが加えられるアンドゲート、105はアンドゲート102,103の出力が加えられるオアゲート(選択手段)で、その出力が次段の回路に加えられる。 AND gate and the output is applied, 105 in the OR gate output of the AND gate 102 and 103 are added (selecting means), its output is applied to the next-stage circuit. なお、アンドゲート102,103、インバータ104およびオアゲート105により選択手段が構成される。 Incidentally, the selection means constituted by an AND gate 102, inverter 104 and OR gate 105.

【0012】次に動作について説明する。 [0012] Next, the operation will be described. 遅延選択回路10 1の動作について説明する。 The operation of the delay selection circuit 10 1. 入力ビットD 0はアンドゲート102に加えられると共にインバータ104で反転されてアンドゲート103に加えられる。 Input bit D 0 is added to is inverted AND gate 103 by an inverter 104 with applied to the AND gate 102. 入力端子5から入力された入力パルスとしてのキャリア信号は遅延回路101とアンドゲート103に加えられる。 Carrier signal as an input pulse is input from the input terminal 5 is added to the delay circuit 101 and the AND gate 103.

【0013】従って、D 0が“1”の場合はアンドゲート102に入力されている遅延された信号がオアゲート105より出力される。 [0013] Therefore, in the case of D 0 is "1" signal delayed are inputted to the AND gate 102 is outputted from the OR gate 105. 0が“0”であればアンドゲート103に入力されている遅延されない信号がそのまま出力される。 D 0 is "0" if not delayed are inputted to the AND gate 103 signal is output as it is. すなわち、この遅延選択回路10 1の出力はD 0が“1”であれば遅延回路101の遅延時間τ That is, the output of the delay selection circuit 10 1 is the delay time of the delay circuit 101 if D 0 is "1" tau
だけ遅れた信号となり、D 0が“0”であれば遅延のない信号となる。 It becomes a delayed signal, D 0 is the signal without delay if "0".

【0014】各遅延選択回路10 1 〜10 nの遅延時間は各々に入力される並列データDの各ビットD 0 〜D n [0014] Each bit D 0 to D n parallel data D delay time of each delay selection circuits 10 1 to 10 n is input to each
の重みに応じて決められているので、最終段の遅延選択回路10 nより出力されるパルスの入力端子5への入力からの遅延時間Tは並列データDの値に比例したものとなる。 Since being determined according to the weight, the delay time T from the input to the input terminal 5 of the pulse output from the delay selection circuit 10 n of the final stage becomes proportional to the value of the parallel data D. 図2に示すように、フリップフロップ7はキャリア信号が入力された時にセットされ、最終段で上記遅延時間Tだけ遅延された信号によりセットれるので、並列データDの値に比例したパルス幅Tを有するパルス信号E oを出力することになる。 As shown in FIG. 2, the flip-flop 7 is set when the carrier signal is input, since the final stage is set by the delayed signal the delay time T, the pulse width T that is proportional to the value of the parallel data D will output a pulse signal E o with. このとき上記Tは、 T=τ*D 0 +2 1・τ*D 1 +2 2・τ*D 2 +・・ The above T this time, T = τ * D 0 +2 1 · τ * D 1 +2 2 · τ * D 2 + ··
・+2 n・τ*D nで表される値となる。 - the value represented by +2 n · τ * D n.

【0015】実施例2. [0015] Example 2. 図3は請求項2の発明の一実施例を示す。 Figure 3 shows an embodiment of the invention of claim 2. 上記実施例1ではnビットの並列データDを処理するのにn個の遅延回路101を含む遅延選択回路10 1 〜10 nを直列に接続しているが、ビット数が少ない場合は図3のように構成しても同様の効果が得られる。 While connecting the delay selection circuit 10 1 to 10 n comprising n delay circuits 101 to process parallel data D of the n bits in the first embodiment in series, when the number of bits is small in FIG. 3 similar effect can be obtained by adapted. 図3において、1,2,3は遅延回路であり、遅延時間は各々τ,2τ,3τに設定されている。 3, 1, 2, 3 is a delay circuit, each delay time tau, 2.tau, is set to 3 [tau]. 8は4: 8 4:
1の信号セレクタ、4は並列データDの入力端子で、ここでは2ビットの場合を示している。 First signal selector, 4 is an input terminal of the parallel data D, is shown here in the case of 2 bits.

【0016】信号セレクタ8は並列データD 0 ,D 1に応じて入力A,B,C,Dのいずれかを出力Qに出力する。 The signal selector 8 outputs the parallel data D 0, input in response to D 1 A, B, C, the output Q of either D. 入力A,B,C,Dはキャリア信号および遅延回路1,2,3の出力であるフリップフロップ7はキャリア信号でセットされ、信号セレクタ8の出力でリセットされる。 Input A, B, C, D flip-flop 7, which is an output of the carrier signal and the delay circuit 1, 2, 3 is set in the carrier signal, is reset by the output of the signal selector 8. この実施例2では出力パルス信号E oのパルス幅が並列データDの値に応じた遅延時間を持つ遅延回路1,2,3により作られる遅延された信号およびキャリア信号により決まる点は実施例1と同様であるが、遅延回路1,2,3は並列に接続されている。 Point determined by delayed signal and the carrier signal produced by the delay circuit 1, 2, 3 a pulse width of the second embodiment the output pulse signal E o has a delay time corresponding to the value of the parallel data D Example 1 it is similar to the delay circuit 1, 2 and 3 are connected in parallel.

【0017】 [0017]

【発明の効果】請求項1の発明によれば、それぞれ遅延時間の異なる遅延回路と、その遅延出力と入力パルスとの一方を並列データの各ビットに応じて選択する選択手段とから成り、直列に接続された複数の遅延選択回路を設ける構成としたので、D/A変換器、コンパレータを用いずにパルス幅変調回路を構成することができ、高速動作が容易かつ安価に実現できる。 According to the invention of claim 1 according to the present invention consists of a different delay circuits each delay time, and selecting means for selecting one of the input pulse and its delayed output in response to each bit of parallel data, serial since the connected providing a plurality of delay selection circuits configured, D / a converter, the comparator can be configured to pulse width modulation circuit without using a high-speed operation is easy and inexpensive to implement. また、アナログ信号により動作する回路がなく、耐ノイズ性に優れた回路を実現できる効果がある。 Moreover, no circuit operated by an analog signal, there is an effect that can realize a superior circuit noise immunity.

【0018】請求項2の発明によれば、異なる遅延時間を有する複数の遅延回路と、それらの遅延出力と入力パルスとのうちの一つを並列データに応じて選択する信号セレクタとを設ける構成としたので、並列データのビット数が少ない場合に、より構成の簡単なパルス幅変調回路を実現できる効果がある。 According to the invention of claim 2, configured to provide a plurality of delay circuits having different delay times, and a signal selector for selecting those delays output one of the input pulse in response to parallel data since a was, when the number of bits of the parallel data is small, the effect capable of realizing a simple pulse width modulation circuit of more configurations.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】請求項1の発明の一実施例によるパルス幅変調回路を示す構成図である。 1 is a block diagram showing a pulse width modulation circuit according to an embodiment of the invention of claim 1.

【図2】図1の動作を示すタイミングチャートである。 2 is a timing chart showing the operation of FIG.

【図3】請求項2の発明の一実施例によるパルス幅変調回路を示す構成図である。 3 is a block diagram showing a pulse width modulation circuit according to an embodiment of the invention of claim 2.

【図4】従来のパルス幅変調回路を示す構成図である。 4 is a configuration diagram illustrating a conventional pulse width modulation circuit.

【図5】図4の動作を示すタイミングチャートである。 5 is a timing chart showing the operation of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,2,3 遅延回路 7 フリップフロップ 8 信号セレクタ 101 遅延回路 102,103 アンドゲート(選択手段) 104 インバータ(選択手段) 105 オアゲート(選択手段) D 並列データ 10 1 〜10 n遅延選択回路 1,2,3 delay circuit 7 flip-flop 8 signal selector 101 delay circuits 102 and 103 AND gates (selection means) 104 inverter (selecting means) 105 OR gate (selection means) D parallel data 10 1 to 10 n delay selection circuit

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 それぞれ並列データの各ビットの重みに応じた遅延時間を有し入力パルスを遅延する遅延回路と、この遅延回路で遅延された入力パルスと遅延されない入力パルスとのうちの一方を上記並列データの各ビットに応じて選択して出力する選択手段とから成り、上記入力パルスを順次に伝送するように直列に接続された複数の遅延選択回路と、上記複数の遅延選択回路のうちの初段の遅延選択回路に加えられる入力パルスでセットされ、最終段の遅延選択回路の出力でリセットされるフリップフロップとを備えたパルス幅変調回路。 1. A delay circuit for delaying an input pulse having a delay time corresponding to the weight of each bit of each parallel data, one of the input pulse which is not delayed and the input pulse is delayed by the delay circuit consists of a selection means for selecting in response to each bit of the parallel data, a plurality of delay selection circuits connected in series to transmit said input pulse sequentially, among the plurality of delay selection circuits the set input pulses applied to the delay selection circuit of the first stage, the pulse width modulation circuit comprising a flip-flop that is reset by the output of the delay selection circuit in the final stage.
  2. 【請求項2】 それぞれ異なる遅延時間を有し入力パルスを遅延する複数の遅延回路と、上記入力パルスと上記複数の遅延回路の各出力とのうちの1つを並列データの値に応じて選択する信号セレクタと、上記入力パルスでセットされ、上記信号セレクタの出力でリセットされるフリップフロップとを備えたパルス幅変調回路。 Wherein a plurality of delay circuits for delaying the input pulse having a different delay time respectively, according to the value of the parallel data one of the outputs of the input pulse and said plurality of delay circuits selected a signal selector for, is set by the input pulse, the pulse width modulation circuit comprising a flip-flop that is reset by the output of the signal selector.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638016A (en) * 1995-04-18 1997-06-10 Cyrix Corporation Adjustable duty cycle clock generator
US5719514A (en) * 1995-03-31 1998-02-17 Ando Electric Co., Ltd. Delay circuit compensating for variations in delay time
WO1998019395A1 (en) * 1995-06-19 1998-05-07 Advantest Corporation Delay time control circuit
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