JPH01303673A - 画像データ記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、磁気テープを用いて画像データを記録再生
する画像データ記録装置に関する。

［従来の技術］ 近年、携帯用カセットテープレコーダが普及している。

このカセットテープレコーダはオーデイ−７オ用であり
音声しか聞くことができないが、これに音声だけでなく
映像も表示させたいという要望がある。例えば、音楽に
合わせて歌手の顔やイメージ画像を表示させたり、英会
話の例文を表示させたりすることが考えられる。そのた
めにいわゆるＶＴＲを合体するのでは装置が大型化して
しまうので、オーディオ用のコンパクトカセットテープ
に画像を記録することが望ましい。

［発明が解決しようとする課題］ しかして、コンパクトカセットテープに画像を記録する
には、記録密度の問題で動画は困難である。そこで静止
画を間欠記録することになるが、テレビジョン信号の同
期信号のタイミングと記録タイミングとは時間軸を合せ
ることができないので、テレビジョン信号に含まれる同
期信号を記録時の同期信号として使うことができないと
いう問題が生じる。

また、テレビジョン信号は連続信号であるので、間欠記
録であっても定期的にコマ落としをしながら記録してい
けば、テープに連続記録ができる訳であるが、途中で信
号が乱れたり記録ミスがあると広範囲にわたって記録画
像が乱れてしまうという問題がある。

この発明は上記のような実情に鑑みてなされたもので、
テレビジョン信号とは時間軸の異なるタイミングで磁気
テープに静止画を間欠記録することができ、記録途中で
テレビジョン信号が乱れても最小部分のみの画像乱れで
すませることを可能とすると共に、そのために必要な識
別信号を簡単な回路で挿入、検出することが可能な画像
データ記録装置を提供することを目的とする。

［課題を解決するための手段及び作用］この発明は、上
記目的を達成するため、Ａ／Ｄ変換してデジタル化した
画像データをパルス幅変調すると共に、画像データの画
面を区分するヘッダ及びラインを区分するセパレータを
発生して上記パルス幅変調された画像データに挿入し、
磁気テープに記録するようにしたものである。

また、画像データの垂直同期タイミング信号と水平同期
タイミング信号に同期して第１のクロック信号と第２の
クロック信号を画像データに挿入するようにして、ヘッ
ダセパレータ挿入回路を簡単なりロック発生回路で構成
できるようにしたものである。

更にまた、テレビジョン画像を静止画として間欠記録す
る際に、記録すべき画像の先頭に識別信号としてのヘッ
ダを付加し、各ライン毎に識別信号としてのセパレータ
を付加することにより、途中でテレビジョン信号が乱れ
ても識別信号と識別信号の間だけの乱れですむようにし
たものである。

［実施例］ 以下図面を参照してこの発明の一実施例を説明する。

第１図は本発明を実施した液晶カラーテレビ付きのカセ
ットビデオテープレコーダの外観構成を示すもので、■
はケース本体である。このケース本体１はヒンジ２によ
り蓋３を折りたたむ形状となっており、図は開いた状態
を示すものである。

蓋３の内面にはバックライトをその背面に埋設したカラ
ー液晶パネル４とチャンネル表示部５、オートチューニ
ングのためのチューニングキー６、ビデオ操作のための
各種操作キー７が配設される。

また、ケース本体１の内面には開閉式のカセット収納蓋
８を介してオーディオ用のコンパクトカセットテープ９
が収納される他、スピーカ１０と？ＩＳ源スイッチ１１
とが配設される。さらに、ケース本体１の右側面にはイ
ヤホンジャックが設けられ、イヤホン１２が接続される
と共に、図示はしないがボリュームスイッチその他各種
モードスイッチ等が配設され、ケース本体１の背後面に
はロツドアンテナ１３が取付けられている。

次に第２図乃至第４図によりカセットテープの記録のフ
ォーマットを説明する。

第２図はＴＶ放送を受信して得たカラー映像信号のサン
プリング状態を示すものである。同図（ａ）・に示すよ
うに１／６０秒に１枚の割合いで得られる１画面（ＩＶ
）分の映像信号は、１フィールド２６２．５本の水平走
査線からなる。第２図（ｂ）に示す１本の水平走査期間
ＩＨ間の映像信号から、上記カラー液晶パネル４の水平
方向ドツト数ｎＸ３　（ＲＧＢ）で求められる３０個の
データをサンプリングし、ＰＷＭ化するもので、この時
の量子化ビット数を例えば３とすれば、階調数は８とな
る。第２図（Ｃ）はこうして得られた色毎の映像データ
ｒＲ１ｊ　　ｒＧｌｊ　　ｒＢＩＪｒＲ２Ｊ　　「Ｇ２
Ｊ　　ｒＢ２Ｊ　　ｒＲ３Ｊ　　ｒＧ３Ｊｒ　Ｂ　３　
Ｊ　−−−−・−ｒ　Ｒｎ　Ｊ　　ｒ　Ｇ　ｎ　Ｊ　　
ｒ　Ｂ　ｎ　Ｊを示すもので、図示の如く２列のデータ
列として得られるものである。

続く第３図は上記第２図でのサンプリングにより得られ
た映像データのコンパクトカセットテープ９への記録フ
ォーマットを示すものである。従来のオーディオ用のコ
ンパクトカセットテープはヘッド方式が４トラツク２チ
ヤンネルであり、これをＡ／Ｂ両面で記録／再生を行な
っていたが、ここでは映像のトラックも合わせて４トラ
ツク４チヤンネルとし、コンパクトカセットテープを片
面のみで記録／再生させる。第３図はそのトラック構成
を示すもので、第１トラツクに音声データが、第２トラ
ツクにカラー映像データのうちのＲ情報が、第３トラツ
クに同Ｇ情報が、そして、第４トラツクに同Ｂ情報が記
録される。第２〜第４トラツクのＲＧＢの各情報は以下
に示すデータフォーマットとなる。すなわちＲＧＢの各
情報はそれぞれＩＨ分のデータ（横１列ｎドツト分）毎
にヘッダまたはセパレータと呼ばれる区分用のデータを
介在させて区分しながら図示の如くに配列し、１画面分
のデータとするものである。

各ＩＨデータ内においては、データＲ１〜Ｒｎ。

Ｇ１〜Ｇｎ、Ｂｌ〜Ｂｎが各トラック毎に順次記録され
る。これら各ドツトデータは、上記したように３ビツト
８階調のＰＷＭ信号で記録される。

第３図は上記ヘッダ及びセパレータの信号構成を示すも
のである。ヘッダはそのトラックに記憶される１画面分
の映像データ（ＩＶ）の先頭に位置するようイ」される
もので、第４図（ａ）に示すように記録の際の基本周波
数ｒ　ｆ　ｏ’　　［Ｈｚｌ　Ｊの２倍の波長を有する
周波数ｒｆｏ　／２　［Ｈｚｌ　Ｊのパルスと同ｒｆｏ
［ＨｚｌＪのパルス及びｒｆｏ／２　［１ｉｚｌ　Ｊの
パルスの組合わせで構成される。すなわち、始めのｒｆ
ｏ　／２　［Ｈｚｌ　Ｊのパルスが各１／２のデユーテ
ィ比で８発、続＜　ｒｆｏ　　［Ｈｚｌ　Ｊのパルスが
各１／２のデユーティ比で４発、最後にｒ　ｆｏ　／２
　［Ｈｚｌ　Ｊのパルスが各１／２のデユーティ比で４
発となるものである。

第４図（ｂ）は上記セパレータの信号構成を示すもので
ある。セパレータはそのトラックに記憶される１Ｈデー
タの後に付され、次にくるデータとの区分を行なうため
のもので、図示するようにｒ　ｆｏ　／２　［Ｈｚｌ　
Ｊのパルスのみで構成される。

す、なわち、４発の連続したｒｆｏ　／２　［Ｈｚｌｊ
のパルスからなるものである。

次にケース本体ｌ及び蓋３の内部に設けられる電子回路
の構成について第５図を用いて説明する。

同図においてロッドアンテナ１３で受信されたテレビ電
波はテレビ回路１４に送られる。テレビ回路１４は選局
動作を行ない、所望のチャンネルのＲＧＢの各画像デー
タと音声データとを得るもので、ＲＧＢの各画像データ
はＡ／Ｄ変換器１５に、音声データは録画時に記録ヘッ
ド１６に、テレビ視聴時にスイッチ１７を介して音声ア
ンプ１８に送られる。

Ａ／Ｄ変換器１５はタイミング制御回路１９からのクロ
ックに従ってＲＧＢの各画像データをサンプリングし、
各画素毎に３ビツト８階調のデータにデジタル化して、
録画時はメモリ制御回路２０に、テレビ視聴時は液晶表
示制御回路２１に出力する。メモリ制御回路２０は、タ
イミング制御回路１９からのタイミング制御を受けて２
つのメモリ２２ａ、　２２ｂの一方への画像データの書
込み及び他方からの読出しを交互に切換えながら行なう
もので、読出した画像データは録画時にはＰＷＭデータ
作成回路２３へ、再生時には上記液晶表示制御回路２１
へ送出する。液晶表示制御回路２１は送られてきた画像
データをタイミング制御回路１９からのタイミングクロ
ックに従って表示駆動回路２４に送出し、カラー液晶パ
ネル４での表示を行なわせる。

上記タイミング制御回路１９は、各種操作キー７や図示
しなかった他の各種モードスイッチ等からなるスイッチ
入力部２５の操作信号に応じて各回路に動作タイミング
を制御するべくタイミングクロックを出力するもので、
上記したＡ／Ｄ変換器１５、メモリ制御回路２０、液晶
表示制御回路２１ばかりではなく、ＰＷＭデータ作成回
路２３、ヘッダ・セパレータ挿入回路２Ｂ、ＰＷＭ復調
回路２７、ヘッダ・セパレータ認識回路２８にも出力す
る。上記ＰＷＭデータ作成回路２３は、メモリ制御回路
２０から送られてくるＲＧＢの各画像データに対し、ヘ
ッダ・セパレータ挿入回路２Ｂがメモリ制御回路２０と
の間での制御信号の送受に従って出力するヘッダデータ
、あるいはセパレータデータを取込み、これを付加して
ＰＷＭ化し、記録ヘッド１６に送出する。

記録ヘッド１６は実際には再生ヘッド２９と一体にして
設けられるもので、録画時に上記コンパクトカセットテ
ープ９に磁気記録を行なう。

コンパクトカセットテープ９に記録されたデータは再生
ヘッド２９（便宜上、分けて示しであるが、実際は記録
ヘッド１６と兼用）によって再生されるもので、この再
生ヘッド２９の出力は再生回路３０１；送られる。再生
回路３０は、アナログ値として再生されたそれぞれのデ
ータのうち、ＲＧＢの各画像データをパルス化してＰＷ
Ｍ復調回路２７に、また特にＧの画像データのみをヘッ
ダ・セパレータ認識回路２Ｂにも、そして、音声データ
をアナログ信号のままスイッチ１７を介して音声アンプ
１８に送出する。音声アンプ１８は送られてきた音声デ
ータを増幅し、スピーカＩＯで放音させる。ヘッダ幸セ
パレータ認識回路２８は再生回路３０から送られてくる
パルス幅信号が上記第４図に示したヘッダデータあるい
はセパレータデータであるか否かを認識し、これを認識
した時点でタイミング制御回路１９に信号を送出する。

ＰＷＭ復調回路２７はタイミング制御回路１９との間で
適宜信号を送受しながら再生回路３０からのＲＧＢの各
画像データをそれぞれ元の３ビツトのコードデータに復
調し、メモリ制御回路２０に出力する。

上記のような構成にあって、テレビ視聴時には、ロッド
アンテナ１３で受信され、テレビ回路１４で選局されて
得られたＲＧＢの各画像データがＡ／Ｄ変換器１５でデ
ジタル化され、画素単位の３ビツト階調データとして液
晶表示制御回路２１へ送られる。

液晶表示制御回路２１はこの画像データに対応し表示駆
動回路２４を制御し、カラー液晶パネル４に画像を表示
させる。また、テレビ回路１４の出力する音声データが
スイッチ１７を介して音声アンプ１８で増幅され、スピ
ーカｌＯより放音される。この間、メモリ制御回路２０
．メモリ２２ａ、２２ｂ、ＰＷＭデータ作成回路２３及
びヘッダ・セパレータ挿入回路２６の記録系の回路と再
生回路３０、ＰＷＭ復調回路２７及びヘッダ・セパレー
タ認識回路２８の再生系の回路は動作しない。

録画時においては、上記再生時の場合と同様、テレビ回
路１４で選局され、Ａ／Ｄ変換器１５でデジタル化され
た画像データが液晶表示制御回路２１に送られ、表示駆
動回路２４によってカラー液晶パネル４で表示される一
方、メモリ制御回路２０へも送られる。メモリ制御回路
２０ではＡ／Ｄ変換器１５から送られてくる画像データ
をメモリ２２ａ、　２２ｂのいずれか一方に記憶させる
。メモリ２２ａ、　２２ｂはいずれも、カラー液晶パネ
ル４の１画面分の画像データを記憶可能な容量を有して
おり、メモリ制御回路２０はメモリ２２ａ、　２２ｂの
一方へ１画面分の画像データの書込みを行なうと共に、
他方に書込まれた１画面分の画像データを読出し、ＰＷ
Ｍデータ作成回路２３に送出する。メモリ制御回路２ｏ
はこのような動作をメモリ２２ａと２２ｂを交互に切換
えながら繰返し行なうもので、ＰＷＭデータ作成回路２
３では送られてきたデータにヘッダ・セパレータ挿入回
路２６から送られてくるヘッダ、セパレータを付加した
後、各データをパルス幅変調し、記録ヘッドＩＢに出力
する。記録ヘッド１６では、ＰＷＭデータ作成回路２３
から送られてくるＰＷＭデータとテレビ回路１４から連
続して送られてくるアナログの音声データとをコンパク
トカセットテープ９上に磁気記録する。

再生時には、コンパクトカセットテープ９上に記録され
たＲＧＢの各画像データ及び音声データは共に再生ヘッ
ド２９によってピックアップされ、再生回路３０に送ら
れる。再生回路３０では画像データをパルス化し、ＰＷ
Ｍ信号に復調した後、ＰＷＭ復調回路２７に、また、特
にＧの画像データのみをヘッダ・セパレータ認識回路２
Ｂにも、そして、音声データをアナログ信号のままスイ
ッチ１７を介して音声アンプ１８に送出する。音声アン
プ１８は送られてきた音声データを増幅し、スピーカ１
０で放音させる。ヘッダ・セパレータ認識回路２８は再
生回路３０から送られてくるパルス幅信号中のへラダデ
ータ、セパレータデータを認識し、タイミング制御回路
１９に信号を送出する。ＰＷＭ復調回路２７はタイミン
グ制御回路１９との間で適宜信号を送受しながら再生回
路３０からのＲＧＢの各画像データをそれぞれ元の３ビ
ツトのコードデータに復調し、メモリ制御回路２０に出
力する。メモリ制御回路２０はＰＷＭ復調回路２７から
送られてくる画像データをタイミング制御回路１９のタ
イミング制御によりヘッダデータ、セパレータデータの
タイミングに従いながらメモリ２２ａ、　２２ｂのいず
れか一方に記憶させる。この場合、上記テレビ視聴時の
場合と同様、メモリ制御回路２０はメモリ２２ａ。

２２ｂの一方へ１画面分の画像データの書込みを行なう
と共に、他方に書込まれた１画面分の画像データを読出
し、液晶表示制御回路２１に送出する。

メモリ制御回路２０はこのような動作をメモリ２２ａと
２２ｂを交互に切換えながら繰返し行なうもので、液晶
表示制御回路２１ではこの画像データに対応し表示駆動
回路２４を制御し、カラー液晶パネル４に画像を表示さ
せる。

次に上記メモリ制御回路２０の詳細な構成について第６
図により説明する。

同図で２０ａはこのメモリ制御回路２０の各回路全体の
動作制御を行なう制御回路２０ａであって、Ａ／Ｄ変換
器１５からの画像データを受付ける入力制御回路２０ｂ
、液晶表示制御回路２１へ画像データを送出する出力制
御回路２０ｃ、ＰＷＭデータ作成回路２８へ画像データ
を送出する出力制御回路２０ｄ。

ＰＷＭ復調回路２７からの画像データを受付ける入力制
御回路２０ｅ、メモリ２２ａへのデータの人出力を行な
う人出力制御回路２Ｏｆ、メモリ２２ａの動作を命令す
る動作命令回路２０ｇ、メモリ２２ａの行アドレス指定
を行なう行アドレス制御回路２０ｈ１同じく列アドレス
指定を行なう列アドレス制御回路２０１１メモリ２２ｂ
へのデータの人出力を行なう人出力制御回路２０ｊ１メ
モリ２２ｂの動作を命令する動作命令回路２０に１メモ
リ２２ｂの行アドレス指定を行なう行アドレス制御回路
２０１！、同じく列アドレス指定を行なう列アドレス制
御回路２０ｍのそれぞれに制御指令を送出する。

前記入力制御回路２０ｂ、　２０ｅ％出力制御回路２０
ｃ、　２ｎｄはタイミング信号によって開閉制御される
ゲート群から成り、入出力制御回路２０ｆ。

２０ｊは開閉及びデータの方向を制御されるゲート群か
ら成る。また、動作命令回路２０ｇ、　２０にはデコー
ダを中心とした回路である。

録画時及び再生時共に上記タイミング制御回路１９から
の動作クロックが動作命令回路２０ｇ１行アドレス制御
回路２０ｈ１列アドレス制御回路２０１゜動作命令回路
２０に５行アドレス制御回路２０ノ及び列アドレス制御
回路２０ｍに入力されるもので、これに対して動作命令
回路２０ｇ、　２０にはタイミング制御回路１９に動作
応答信号を送出する。

録画時にはＡ／Ｄ変換器１５からの画像データが入力制
御回路２（ｌｂにより出力制御回路２０ｃと入出力制御
回路２０ｆ、ｊ−＼送られ、メモリ２２ａ、　２２ｂに
書込まれる。また、入出力制御回路２Ｄｆ、ｊによりメ
モリ２２ａ、　２２ｂから読出された画像データは出力
制御回路２０ｄへ送られ、ＰＷＭデータ作成回路２３へ
出力される。このとき、行アドレス制御回路２０ｈ及び
列アドレス制御回路２０１１行アドレス制御回路２０ｊ
ｌ’及び列アドレス制御回路２０ｍのメモリ２２ａ、　
２２ｂへの指定アドレスから作られる信号（後述するＭ
Ｃ及びｂ）がヘッダ・セパレータ認識回路２８へも出力
され、ヘッダデータ、セパレータデータの挿入終了毎に
ヘッダ・セパレータ挿入回路２６から動作命令回路２０
ｇ、　２０にへ次の画像データの読出しを指示する指令
（後述するＣ）が送出される。

また、再生時にはＰＷＭ復調回路２７からの画像データ
が入力制御回路２０ｂにより入出力制御回路２Ｏｆ、ｊ
へ送られ、メモリ２２ａ、　２２ｂに書込まれる。入出
力制御回路２Ｏｆ、ｊによりメモリ２２ａ。

２２ｂから読出された画像データは出力制御回路２０ｃ
へ送られ、液晶表示制御回路２１へ出力される。

次いで、録画時に上記メモリ制御回路２０から読出され
たＲＧＢ各３ビットの画像データをそれぞれＰＷＭデー
タに変調して出力するＰＷＭデータ作成回路２３につい
て説明する。第７図はその構成を示すもので、３ビツト
のＲデータはＲデータラッチ回路２３ａに、３ビツトの
ＧデータはＧデータラッチ回路２３ｅに、３ビツトのＢ
データはＢデータラッチ回路２３ｉに入力される。Ｒデ
ータラッチ回路２３ａは、基準クロックＣＨを分周して
作成された基準周波数ｆｏの基本クロックＣＤＩを動作
クロックとしてＲデータをラッチし、出力するもので、
出力されたＲデータはリセットパルス発生回路２３ｂに
送られる。リセットパルス発生回路２３ｂは上記基本ク
ロックＣＤＩによってリセットされ、基準クロックＣＨ
を動作クロックとしてＲデータラッチ回路２３ａからの
Ｒデータの内容に応じたタイミングのパルスを発生する
もので、発生されたパルスはセレクタ２３ｃを介して信
号ａとしてＳ優先ＳＲラッチ回路２３ｄのリセット端子
に送出される。Ｓ優先ＳＲラッチ回路２３ｄはセレクタ
２３ｃからの出力ａによりセットされるもので、その出
力ＡがＰＷＭ信号化されたＲデータとして出力され、記
録ヘッド１Ｂでコンパクトカセットテープ９上に記録さ
れる。

同様にＲデータラッチ回路２３ｅ、Ｂデークラッチ回路
２３ｉは基本クロックＣＤＩを動作クロックとしてそれ
ぞれＧデータ、Ｂデータをラッチし、出力するもので、
出力されたＧデータはリセットパルス発生回路２３ｆに
、Ｂデータはリセットパルス発生回路２３ｊに送られる
。リセットパルス発生回路２３ｆ、２３ｊは基本クロッ
クＣＤ１によってリセットされ、基準クロックＣＨを動
作クロックとしてＧデータラッチ回路２３ｄ、Ｂデーク
ラッチ回路２３ｉからのＧデータ、Ｂデータの内容に応
じたタイミングのパルスを発生するもので、発生された
パルスはセレクタ２３ｇ、　２３ｋを介して信号ａ　／
。

ａ′としてＳ優先ＳＲラッチ回路２３ｈ、　２３ノのリ
セット端子に送出される。Ｓ優先ＳＲラッチ回路２３ｈ
、　２３ノはセレクタ２３ｇ、　２３ｋからの出力ａ　
／。

ａ′によりセットされるもので、その出力Ａ′。

Ａ′がそれぞれＰＷＭ信号化されたＧデータ、Ｂデータ
として出力され、記録ヘッド１Ｂでコンパクトカセット
テープ９上に記録される。

上記セレクタ２３ｃ　、　２３ｇ　、　２３には共にヘ
ッダ・セパレータ挿入回路２Ｇからのセレクト信号Ｓｅ
、ｆｆに応じて該リセットパルス発生回路２３ｂ、　２
３ｆ。

２３ｊからのパルスとヘッダ・セパレータ挿入回路２６
からのリセットパルスとを選択して出力するものである
。同様に、セレクタ２３ｍはヘッダ・セパレータ挿入回
路２６からのセレクト信号Ｓｅノに応じて基本クロック
ＣＤＩとヘッダ・セパレータ挿入回路２６からのセット
パルスとを選択してＳ優先ＳＲラッチ回路２３ｄ、　２
３ｈ、　２３ノに出力するものである。

続く第８図に上記リセットパルス発生回路２３ｂ。

２３ｆ、２３ｊの構成を示す。Ｒデータラッチ回路２３
ａ（Ｇデータラッチ回路２３ｅ、Ｂデータラッチ回路２
３１）から送られてきた３ビツトの画像データはそれぞ
れインバータ３２〜３４を介して反転された後、オア回
路３５〜３７を介してアンド回路３８に入力される。３
１は３ビツトカウンタであり、基本クロックＣＤＩによ
りリセットされ、基準クロックＣＨによりカウント動作
を行なうもので、各ビットのカウント内容は上記オア回
路３５〜３７を介してアンド回路３Ｂに人力される。そ
して、アンド回路３８の出力がリセットパルスとして次
段のセレクタ２３ｄ　（２３ｇ、２３ｋ）に送出される
ものである。

上記のような構成にあって、実際に作成されるＰＷＭ化
された画像データの波形を第９図により示す。第９図（
ａ）は基準クロックＣＨを示し、この基準クロックＣＨ
の立下がりに同期して１６発分を１周期とする基本クロ
ックＣＤＩを第９図（ｂ）に示す。この基本クロックＣ
ＤＩは、基準クロックＣＨ４発分“Ｈ“レベル、残る１
２発分“Ｌ”レベルとなるものである。

今、ＰＷＭデータ作成回路２３に画像データが入力され
、これをそのままＰＷＭ化して記録ヘッド１Ｇに出力す
る状態では、ヘッダ・セパレータ挿入回路２６からのセ
レクト信号Ｓｅｉが”Ｌ”レベルとなり、セレクタ２３
ｃ　、　２３ｇ　、　２３にはリセットパルス発生回路
２３ｂ、　２３ｆ、　２３にの出力するパルスを選択し
てＳ優先ＳＲラッチ回路２３ｄ、　２３ｈ。

２３ｊのリセット端子に送出し、また、セレクタ２３ｍ
は基本クロックＣＤＩを選択してＳ優先ＳＲラッチ回路
２３ｄ、　２３ｈ、　２３ｊのセット端子に送出する。

上記のような構成にあって、例えばメモリ制御回路２０
からＲデータラッチ回路２３ａにＲデータとしてデータ
ｒ０００２　（０℃）」が送られてきたものとする。基
本クロックＣＤＩの立上がりでこのデータｒ０００Ｊが
Ｒデータラッチ回路２３ａにラッチされ、以後クロック
ＣＤＩの１周期の間ラッチされてリセットパルス発生回
路２３ｂに送出され続ける。基本クロックＣＤＩが“Ｈ
”レベルである間にリセットパルス発生回路２３ｂでは
、内部の３ビツトカウンタ３１がリセットされ続ける一
方、データｒｏ００Ｊがそれぞれインバータ３２〜３４
で反転され、オア回路３５〜３７を介してアンド回路３
８に入力される。そのためこのアンド回路３８の出力は
“Ｈ”レベルとなり、これがセレクタ２３ｃを介してＳ
優先ＳＲラッチ回路２３ｄのリセット端子Ｒへ信号ａと
して送られる。しかし、このとき、Ｓ優先ＳＲラッチ回
路２３ｄのセット端子Ｓには“Ｈ”レベルの基本クロッ
クＣＤＩが入力されているので、このＳ優先ＳＲラッチ
回路２３ｄの出力Ａは基本クロックＣＤ１が“Ｈ”レベ
ルである間、第９図（Ｃ）に示すように“Ｈ”レベルと
なる。

その後基本クロックＣＤＩが“Ｌ”レベルとなると、Ｓ
優先ＳＲラッチ回路２３ｄのリセット端子Ｒに入力され
る“Ｈ“レベルの信号ａにより、第９図（ｃ）に示すよ
うに出力信号Ａが“Ｌ°レベルとなる。

次に、例えばメモリ制御回路２０からＲデークラッチ回
路２３ａにｒｏｏｌ：ｚ　　（Ｉｎ）ＪなるＲデータが
送られてきたものとする。基本クロックＣＤＩの立上が
りでこのデータｒ００１１がＲデークラッチ回路２３ａ
にラッチされ、以後クロックＣＤＩの１周期の間ラッチ
されてリセットパルス発生回路２３ｂに送出され続ける
。基本クロックＣＤＩがＨ’　レベルである間にリセッ
トパルス発生回路２３ｂでは、内部の３ビツトカウンタ
３１がリセットされ続ける一方、データｒｏｏＩＪがそ
れぞれインバータ３２〜３４で反転され、オア回路３５
〜３７を介してアンド回路３８に入力される。そのため
このアンド回路３８の出力は“Ｌ”レベルとなり、これ
がセレクタ２３ｃを介してＳ優先ＳＲラッチ回路２３ｄ
のリセット端子Ｒへ信号ａとして送られる。このとき、
Ｓ優先ＳＲラッチ回路２３ｄのセット端子ＳにはＨ”レ
ベルの基本クロックＣＤＩが入力されているので、この
Ｓ優先ＳＲラッチ回路２３ｄの出力Ａは基本クロックＣ
ＤＩが“Ｈ″レベルある間、第９図（ｄ）に示すように
“Ｈ”レベルとなる。

その後基本クロックＣＤＩが“Ｌ″レベルなると同時に
、リセットパルス発生回路２３ｂ内部の３ビツトカウン
タ３１のリセットが解除され、そのカウント値がｒｏｏ
ｏＪとなる。したがってアンド回路３８の入力はｒｌｌ
ＯＪとなり、その出力は“Ｌ“レベルとなってセレクタ
２３ｃを介して信号ａとしてＳ優先ＳＲラッチ回路２３
ｄのリセット端子Ｒに入力される。そのため、Ｓ優先Ｓ
Ｒラッチ回路２３ｄのセット端子Ｓに入力される基本ク
ロックＣＤＩは“Ｌ”ではあるがリセットがなされず、
出力する信号Ａは依然“Ｈ°レベルを維持する。

その後、基準クロックＣＨの立下がりに同期して３ビツ
トカウンタ３１のＬＳＢが「０」と「１」とを繰返すこ
とにより、アンド回路３８の出力も同様に“Ｈ”レベル
と“Ｌ”レベルとを繰返し、第９図（ｄ）に示すように
信号ａとしてＳ優先ＳＲクラッチ路２３ｄのリセット端
子Ｒに入力される。この間、Ｓ優先ＳＲラッチ回路２３
ｄのセット端子Ｓに入力される基本クロックＣＤＩは“
Ｌ″であり、セットがなされないため、リセットされた
ままの状態を維持し、その出力信号Ａは第９図（ｄ）に
示すようにＩＩ　Ｌ　ＩＩ　レベルとなる。

次いで、例えばメモリ制御回路２０からＲデータラッチ
回路２３ａにｒｏ　１０２　　（２１０）ＪなるＲデー
タが送られてきたものとする。基本クロックＣＤＩの立
上がりでこのデータｒｏ　１０ＪがＲデータラッチ回路
２３Ｈにラッチされ、以後クロックＣＤＩの１周期の間
ラッチされてリセットパルス発生回路２３ｂに送出され
続ける。基本クロックＣＤＩが“Ｈ”レベルである間に
リセ・ソトノ々ルス発生回路２３ｂでは、内部の３ビツ
トカウンタ３１がリセットされ続ける一方、データｒｏ
　１０Ｊがそれぞれインバータ３２〜３４で反転され、
オア回路３５〜３７を介してアンド回路３８に「１０１
」として入力される。そのためこのアンド回路３８の出
力は“Ｌ“レベルとなり、これがセレクタ２３ｃを介し
てＳ優先ＳＲラッチ回路２３ｄのリセット端子Ｒへ信号
ａとして送られる。このとき、Ｓ優先ＳＲラッチ回路２
３ｄのセット端子Ｓには“Ｈ”レベルの基本クロックＣ
ＤＩが入力されているので、このＳ優先ＳＲラッチ回路
２３ｄの出力Ａは基本クロックＣＤＩが１Ｈ″レベルで
ある間、第９図（ｅ）に示すように“Ｈ”レベルとなる
。

その後基本クロックＣＤＩがａ　Ｌ　ＩＩ　レベルとな
ると同時に、リセットパルス発生回路２３ｂ内部の３ビ
ツトカウンタ３１のリセットが解除される。このときア
ンド回路３８の入力は依然ｒｌ　０１Ｊであり、その出
力は“Ｌ”レベルとなってセレクタ２３ｃを介して信号
ａとしてＳ優先ＳＲラッチ回路２３ｄのリセット端子Ｒ
に入力される。そのため、Ｓ優先ＳＲラッチ回路２３ｄ
のセット端子Ｓに入力される基本クロックＣＤＩが“Ｌ
”ではあるがリセットがなされず、出力する信号Ａは依
然“Ｈ”レベルを維持する。

その後、基準クロックＣＨの立下がりに同期して３ビツ
トカウンタ３１がカウントを行なう。そのカウント値が
ｒｏ　１０Ｊとなった時点でアンド回路３８の入力がｒ
ｌ　１１Ｊとなり、その出力も“Ｈ０レベルとなって信
号ａとしてＳ優先ＳＲラッチ回路２３ｄのリセット端子
Ｒに入力される。したがってＳ優先ＳＲラッチ回路２３
ｄはリセットされ、その出力信号Ａは第９図（ｅ）に示
すように“Ｌ“レベルとなる。

以後基準クロックＣＨの２周期毎の立下がりに同期して
３ビツトカウンタ３１の第２桁が「０」と「１」とを繰
返すことにより、アンド回路３８の出力も同様に“Ｈル
ーベルと′Ｌ＃レベルとを繰返し、第９図（ｅ）に示す
ように信号ａとしてＳ優先ＳＲラッチ回路２３ｄのリセ
ット端子Ｒに入力される。この間、Ｓ優先ＳＲラッチ回
路２３ｄのセット端子Ｓに入力される基本クロックＣＤ
Ｉは“Ｌ゛であり、セットがなされないため、リセット
されたままの状態を維持し、その出力信号Ａは第９図（
ｅ）に示すように“Ｌ“レベルとなる。

以下同様にして３ビツトの画像データｒ０１１Ｊ〜ｒｌ
　１０Ｊに対応し、出力される信号Ａは第９図（ｆ）〜
（ｉ）に示すように基準クロックＣＨの１周期分ずつ“
Ｈ”レベルである時間幅が長くなる。そして、３ビツト
の画像データが「１１１」である場合、これに対応して
出力される信号Ａは第９図（ｊ）に示すように基準クロ
ックＣＨの１１周期分“Ｈ“レベル、残る５周期分が“
Ｌ“レベルであるＰＷＭデータとなる。

以上はＲデータだけでなく、Ｇ、Ｂデータに対しても同
様の処理が行なわれるものであり、Ｓ優先ＳＲラッチ回
路２３ｈ、　２３．４’から出力される信号Ａ’　、Ａ
″も信号Ａと同様の波形を有するＰＷＭデータとなる。

続いて第１０図により上記ヘッダ・セパレータ挿入回路
２６の詳細な構成について説明する。同図で２Ｂａはへ
ラダデータの先頭に位置する周波数ｆｏ／２のパルスを
カウントするためのｆｏ／２用カウンタ、２８ｂはへラ
ダデータの中間に位置する周波数ｆｏのパルスをカウン
トするためのｆ。

用カウンタ２Ｂｃはへラダデータの最後に位置する周波
数ｆＯ／２のパルスあるいはセパレータデ−夕の周波数
ｆ。／２のパルスをカウントするためのｆ　ｏ　／　２
用カウンタ、２６ｄは基本クロックＣＤＩ及びこの基本
クロックＣＤＩと同一の周波数、デユーティ比を有し、
半周期の位相差を有した基本クロックＣＤ２により上記
ｆ　ｏ　／　２用カウンタ２ＢａＳ　ｆｏ用カウンタ２
［ｉｂ及びｆｏ／２用カウンタ２８ｃの動作クロックと
なるクロックパルスＣＫを発生するパルス発生回路であ
る。

パルス発生回路２６ｄはｆｏ／２用カウンタ２６ａ１ｆ
ｏ用カウンタ２６ｂ及びｆ　ｏ　／　２用カウンタ２８
ｃに動作クロックＣＫを送出する一方、このクロックＣ
Ｋを上記ＰＷＭデータ作成回路２３のセレクタ２３ｃ　
、　２３ｇ　、　２３ｋにリセットパルスとして送出す
る。また、上記第６図で示したメモリ制御回路２０の行
アドレス制御回路２０ｈ５列アドレス制御回路２０１１
行アドレス制御回路２０）、列アドレス制御回路２０ｍ
から送られてくる信号（後述するＭＣ）がヘッドデータ
の挿入開始時にｆｏ／２用カウンタ２６ａ、ｆＯ用カウ
ンタ２６ｂ、ｆｏ／２用カウンタ２８ｃにそれぞれリセ
ット信号として入力され、セパレータデータの挿入開始
時に信号すとしてｆｏ／２用カウンタ２６ｃに入力され
る。また、タイミング制御回路１９から録画キー操作タ
イミングから垂直同期タイミングまでのタイミング調整
のための信号ＭＣ’が前記カウンタ２６ａ〜２８ｃに入
力される。【ｏ／２用カウンタ２８ａはメモリ制御回路
２０からの信号に従ってリセットされ、パルス発生回路
２８ｄからのクロックパルスＣＫをヘッダデータの先頭
に位置する周波数ｆ　ｏ　／　２のパルス数「８」まで
カウントするもので、カウントを行なっていることを示
す信号ｄを上記パルス発生回路２６ｄに送出する一方、
カウント値が「８」となった時点で続く周波数ｆｏのパ
ルスのカウント開始を指示する信号ｅをｆｏ用カウンタ
２Ｇｂに送出する。ｆｏ用カウンタ２８ｂはｆ　ｏ　／
　２用カウンタ２８ａのリセットと同時にリセットされ
、ｆ　ｏ　／　２用カウンタ２８ａからの信号ｅにより
パルス発生回路２６ｄの出力するクロックパルスＣＫを
ヘッダデータの中間に位置する周波数ｆｏのパルス数「
４」までカウントするもので、カウントを行なっている
ことを示す信号ｆを上記パルス発生回路２６ｄに送出す
る一方、カウント値が「４」となった時点で続く周波数
ｆ　ｏ　／　２のパルスのカウント開始を指示する信号
ｇをｆ。／２用カウンタ２８ｃに送出する。ｆ　ｏ　／
　２用カウンタ２８ｃはｆ　ｏ　／　２用カウンタ２６
ａのリセットと同時にリセットされ、ｆ。

用カウンタ２８ｂからの信号ｇあるいはメモリ制御回路
２０からの信号すにより、パルス発生回路２６ｄの出力
するクロックパルスＣＫをヘッダデータの最後に位置す
る周波数ｆ　ｏ　／　２のパルス数「４」あるいはセパ
レータデータの周波数ｆ　ｏ　／　２のパルス数「４」
までカウントするもので、カウントを行なっていること
を示す信号りを上記パルス発生回路２６ｄに送出する一
方、カウント値が「４」となった時点でヘッダデータあ
るいはセパレータデータの挿入が終了したことを示す信
号Ｃをメモリ制御回路２０に出力する。パルス発生回路
２６ｄは、ｆＯ／２用カウンタ２６ａからの信号ｄ、ｆ
ｏ用カウンタ２８ｂからの信号ｆ及びｆ　ｏ　／　２用
カウンタ２［ｉｃからの信号りにより上記ＰＷＭデータ
作成回路２３のセレクタ２３ｃ、　２３ｇ、　２３に、
　２３ｍへのセレクト信号Ｓｅｉとセレクタ２３ｍへの
セットパルスとを出力する。

上記のような構成にあって、録画時のへラダデータ及び
セパレータデータの挿入動作を第１１図を用いて示す。

第１１図（１）は垂直同期信号であり、図のようにテレ
ビ回路１４で選局され、Ａ／Ｄ変換器１５でデジタル化
されて得られる画像データが１画面分の途中であった際
に録画キーが操作されると、タイミング制御回路１９か
らタイミング信号ＭＣ’が出力される。このタイミング
信号ＭＣ’が“Ｈ＃の間はｆ　ｏ　／　２カウンタ２８
　ａ　ｓ　ｆ　ｃ）カウンタ２１３ｂ。

ｆ　ｏ　／　２カウンタ２６ｃはいずれも動作しない。

そして、前記画面が終了した後、次の画面の有効場面１
場面分の画像データがメモリ制御回路２０によりメモリ
２２ａ、　２２ｂのいずれか一方に記録される。

この１画面分のメモリ２２ａ　（２２ｂ）への記録が終
了した時点で行アドレス制御回路２０ｈ　（２０ｉ）、
列アドレス制御回路２０ｉ　　（２０ｍ）からヘッダ・
セパレータ挿入回路２６のｆ。／２用カウンタ２６ａに
第１１図（２）に示すような信号ＭＣとしてパルスが送
られてくると共に、タイミング信号ＭＣ’は“Ｌ“レベ
ルとなる。この信号ＭＣに基づいてｆ　ｏ　／　２用カ
ウンタ２６ａは第１１図（４）に示すようにパルス発生
回路２６ｄへの信号ｄをそれまでの“Ｈ”レベルから“
Ｌ”レベルに切換えると共に、パルス発生回路２８ｄか
ら送られてくるクロックパルスＣＫをカウントする。パ
ルス発生回路２８ｄはｆｏ／２用カウンタ２Ｂａからの
信号ｄに対し、ＰＷＭデータ作成回路２３のセレクタ２
３Ｃ１２３ｇ　、　２３ｋ　、　２３ｍへのセレクト信
号Ｓｅ、ｅを第１１図（１１）に示すようにＬ”レベル
とすると共に、第１１図（１４）に示すように基本クロ
ックＣＤＩを１／２に分周したｆ。／２の周波数を有す
るセットパルスをセレクタ２３ｍに、また、第１１図（
１５）に示すようにこのセットパルスと同一の周波数を
有し、半周期位相が遅れた、基本クロックＣＤ２を１／
２に分周したｆｏ／２の周波数を有するリセットパルス
をｔレクタ２３ｃ　、　、２３ｇ　。

２３ｋに送出する。このリセットパルスはまたクロック
パルスＣＫとしてｆ　ｏ　／　２用カウンタ２８ａにも
送られるもので、ｆｏ／２用カウンタ２８ａではこのク
ロックパルスＣＫを「８」までカウントする。カウント
値が「８」となった時点でヘッダデータの先頭に位置す
る周波数ｆＯ／２のパルスがＰＷＭデータ作成回路２３
のＳ優先ＳＲラッチ回路２３ｄ、　２３ｈ、　２Ｌｔ’
のそれぞれから出力され、記録ヘッド１６によってコン
パクトカセットテープ９上に記録されたこととなるので
、ｆｏ／２用カウンタ２８ａはカウント動作を停止し、
パルス発生回路Ｈｄへの信号ｄを第１１図（４）に示す
ように再び“Ｈ”レベルとすると共に、第１１図（５）
に示す如くｆ。用カウンタ２Ｂｂへの信号ｅとしてパル
スを送出する。

この信号ｅに基づいてｆｏ用カウンタ２６ｂは第１１図
（６）に示すようにパルス発生回路２Ｂｄへの信号【を
それまでの“Ｈ”レベルからＬ”レベルに切換えると共
に、パルス発生回路２６ｄから送られてくるクロックパ
ルスＣＫをカウントする。パルス発生回路２６ｄはｆｏ
用カウンタ２６ｂからの信号ｆに対し、ＰＷＭデータ作
成回路２３のセレクタ２３ｃ、　２３ｇ、　２３に、　
２３ｍへのセレクト信号Ｓｅ、ｅを依然“Ｌ”レベルと
した状態で、基本周波数ｆ。である基本クロックＣＤＩ
をセットパルスとしてセレクタ２３ｍに、また、この基
本クロックＣＤＩと同一の周波数を有して半周期位相が
遅れた基本クロックＣＤ２をリセットパルスとしてセレ
クタ２３ｃ、２３ｇ、　２３ｋに送出する。このリセッ
トパルスはまたクロックパルスＣＫとしてｆ。

用カウンタ２６ｂにも送られるもので、ｆｏ用カウンタ
２ＢｂではこのクロックパルスＣＫを「４」までカウン
トする。カウント値が「４」となった時点でヘッダデー
タの中間に位置する周波数ｆｏのパルスがＰＷＭデータ
作成回路２３のＳ優先ＳＲラッチ回路２３ｄ、　２３ｈ
、　２３ｉのそれぞれから出力され、記録ヘッド１６に
よってコンパクトカセットテープ９上に記録されたこと
となるので、ｆｏ用カウンタ２６ｂはカウント動作を停
止し、パルス発生回路２６ｄへの信号ｆを第１１図（６
）に示すようニ再び“Ｈ“レベルとすると共に、第１１
図（７）に示す如＜　ｆ　ｏ　／　２用カウンタ２６ｃ
への信号ｇとしてパルスを送出する。

この信号ｇに基づいてｆｏ／２用カウンタ２１３ｃは第
１１図（８）に示すようにパルス発生回路２６ｄへの信
号りをそれまでの“Ｈ２レベルから′Ｌ”レベルに切換
えると共に、パルス発生回路２６ｄから送られてくるク
ロックパルスＣＫをカウントする。パルス発生回路２０
ｄはｆ　ｏ　／　２用カウンタ２６ｃからの信号りに対
し、ＰＷＭデータ作成回路２３のセレクタ２３ｃ　、　
２３ｇ　、　２３ｋ　、　２３’ｍへのセレクト信号Ｓ
ｅノを依然“Ｌ”レベルとした状態で、基本クロックＣ
ＤＩを分周したｆｏ／２の周波数のセットパルスをセレ
クタ２３ｍに、また、第１１図（１５）に示すようにこ
のセットパルスと同一の周波数を有し、半周期位相が遅
れた、基本クロックＣＤ２を分周したｆ　ｏ　／　２の
周波数のリセットパルスをセレクタ２３ｃ、　２３ｇ、
　２３ｋに送出する。このリセットパルスはまたクロッ
クパルスＣＫとしてｆ　ｏ　／　２用カウンタ２Ｇｃに
も送られるもので、ｆｏ／２用カウンタ２６ｃではこの
クロックパルスＣＫを「４」までカウントする。カウン
ト値が「４」となった時点でヘッダデータの最後に位置
する周波数ｆ　ｏ　／　２のパルスが４発分、ＰＷＭデ
ータ作成回路２３のＳ優先ＳＲラッチ回路２３ｄ、　２
３ｈ、　２３Ｉ！のそれぞれから出力され、記録ヘッド
【６によってコンパクトカセットテープ９上に記録され
たこととなるので、ｆｏ／２用カウンタ２６ｃはカウン
ト動作を停止し、パルス発生回路２８ｄへの信号りを第
１１図（８）に示すように再び“Ｈ“レベルとすると共
に、第１１図（９）に示す如くヘッダデータの挿入を終
了したことを示すメモリ制御回路２０への信号Ｃとして
パルスを送出する。

ｆｏ／２用カウンタ２８ｃからの信号りが“Ｈ″レベル
なった時点でパルス発生回路２８ｄは上記ＰＷＭデータ
作成回路２３のセレクタ２３ｃ、　２３ｇ。

２３に、　２３ｍへのセレクト信号Ｓｅノを第１１図（
１１）に示すように再度“Ｈ”レベルとし、メモリ２２
ａ　（２２ｂ）から読出される画像データを選択する状
態に設定する。ｆ　ｏ　／　２用カウンタ２６ｃからの
信号Ｃはメモリ制御回路２０の動作命令回路２０ｇ　（
２０ｋ）に入力される。動作命令回路２０ｇ（２０ｋ）
ではこの信号によりメモリ２２ａ　（２２ｂ）に書込ま
れている１画面（ＩＶ）分の画像データを順次読出し、
ＰＷＭデータ作成回路２３によってＰＶＺＭ化した後に
記録ヘッド１６によってコンパクトカセットテープ９上
に記録させる。この間、他方のメモリ２２ｂ　（２２ａ
）では次の１画面分の画像データの記録が行なわれる。

始めの１走査線（ＩＨ）分の画像データがメモリ２２ａ
　（２２ｂ）から読出された時点で、行アドレス制御回
路２０ｈ　（２Ｍ’）　、列アドレス制御回路２０　ｉ
　（２０ｍ　）からヘッダ・セパレータ挿入回路２６の
ｆｏ　／２用カウンタ２６ｃに第１１図（１０）に示す
ような信号すとしてパルスが送られてくる。

この信号すに基づいてｆ　ｏ　／　２用カウンタ２６ｃ
は第１１図（８）に示すようにパルス発生回路２８ｄへ
の信号りをそれまでの“Ｈ“レベルから′Ｌ＃レベルに
切換えると共に、パルス発生回路２０ｄから送られてく
るクロックパルスＣＫをカウントする。パルス発生回路
２６ｄはｆ　ｏ　／　２用カウンタ２６ｃからの信号り
に対し、ＰＷＭデータ作成回路２３のセレクタ２３ｃ、
２３ｇ、２３に、２３ｍへのセレクト信号Ｓｅ、＋７を
第１１図（１１）に示すように“Ｌ。

レベルとすると共に、第１１図（１４）に示すように基
本クロックＣＤＩを１／２に分周したｆ。／２の周波数
を有するセットパルスをセレクタ２３ｍに、また、第１
１図（［５）に示すようにこのセットパルスと同一の周
波数を有し、半周期位相が遅れた、基本クロックＣＤ２
を１／２に分周したｆ　ｏ　／　２の周波数を有するリ
セットパルスをセレクタ２３ｃ、　２３ｇ、　２３ｋに
送出する。このリセットパルスはまたクロックパルスＣ
Ｋとしてｆ　ｏ　／　２用カウンタ２６ｃにも送られる
もので、ｆｏ／２用カウンタ２（ｉｃではこのクロック
パルスＣＫを「４」までカウントする。カウント値が「
４」となった時点でセパレータデータの周波数ｆ　ｏ　
／　２　ツバ）Ｌｔスが４発分、ＰＷＭデータ作成回路
２３のＳ優先ＳＲラッチ回路２３ｄ、　２３ｈ、　２：
ｌ’のそれぞれから出力され、記録ヘッド１６によって
コンパクトカセットテープ９上に記録されたこととなる
ので、ｆ　ｏ　／　２用カウンタ２６ｃはカウント動作
を停止し、パルス発生回路２Ｂｄへの信号りを第１１図
（８）に示すように再び“Ｈ°レベルとすると共に、第
１１図（９）に示す如くセパレータデータの挿入を終了
したことを示すメモリ制御回路２０への信号Ｃとしてパ
ルスを送出する。

こうしてＩＨ分の画像データとセパレータデータとを交
互にコンパクトカセットテープ９上へ記録していき、１
画面分すべての画像データを記録する。記録を終えた段
階でメモリ制御回路２０により、今度は他方のメモリ２
２ｂ　（２２ａ）に書込まれた次の１画面分の画像デー
タを上記と同様に読出し、ヘッダデータとセパレータデ
ータとを付加しながらコンパクトカセットテープ９上に
記録していく。

以下、メモリ制御回路２０がメモリ２２ａ、　２２ｂを
交互に切換えながら１画面単位での画像データの書込み
と読出しとを繰返し、読出した画像データに上記の方法
でヘッダデータとセパレータデータとを付加しながらコ
ンパクトカセットテープ９上に記録していく。

こうしてコンパクトカセットテープ９に記録される画像
データを再生する際に画像データに付加されたヘッダデ
ータあるいはセパレータデータを認識するヘッダ・セパ
レータ認識回路２８は次に示すようになっている。

第１２図はその回路構成を示すもので、コンパクトカセ
ットテープ９から再生ヘッド２９によりピックアップさ
れ、再生回路３０でパルス化されたヘッダデータとセパ
レータデータとが付加された６画像データは、ヘッダ・
セパレータ認識回路２８内でまず波形整形回路２８ａに
より波形整形された後、ｆｏ／２波形判定回路２ｉＳｆ
ｏ波形判定回路２８ｃ及びｆ。／２２波形定回路２８ｄ
に送られる。

ｆ　ｏ　／　２波形判定回路２８ｂはへラダデータの先
頭に位置するｆ　ｏ　／　２の周波数の信号波形を判定
するものであって、波形整形回路２８ａから送られて（
るパルスの周期により入力された画像データの周波数が
ｆ。／２であるか否かを判定し、ｔｏ／２である場合に
はｆ　ｏ　／　２カウンタ２８ｅにカウントクロックと
なるパルスを、ｆｏ／２より短かい場合にはオア回路２
８ｆを介してこのｆ　ｏ　／　２カウンタ２８ｅのリセ
ット端子にパルスをそれぞれ出力する。ｆｏ／２カウン
タ２８ｅはへラダデータの先頭に位置するｆｏ／２の周
波数の信号をカウントするもので、そのカウント値が「
８」となった時点で“Ｈ°レベルとなる信号を出力する
。この信号はインバータ２１１ｇを介して反転され、ｆ
ｏカウンタ２８ｈのリセット端子に入力される。

上記ｆｏ波形判定回路２８ｃは、ヘッダデータの中間に
位置するｆｏの周波数の信号波形を判定するものであっ
て、波形整形回路２８ａから送られてくるパルスの周期
により入力された画像データの周波数がｆｏであるか否
かを判定し、ｆｏであった場合にはｆｏカウンタ２８ｈ
にカウントクロックとなるパルスを、ｆｏより短い場合
には上記オア回路２８ｆを介してｆ　ｏ　／　２カウン
タ２８ｅのリセット端子にパルスをそれぞれ出力する。

ｆｏカウンタ２８ｈはへラダデータの中間に位置するｆ
、の周波数の信号をカウントするもので、そのカウント
値が「４」となった時点で″Ｈ°レベルとなる信号を出
力する。この信号はインバータ２８ｉを介して反転され
、ｆｏ／２カウンタ２８ｊのリセット端子に入力される
。

ｆ　ｏ　／　２波形判定回路２８ｄは上記ｆｏ／２波形
判定回路２８ｂと同様の方法でヘッダデータの最後に位
置するｆ　ｏ　／　２の周波数の信号波形あるいはセパ
レータデータのｆ　ｏ　／　２の周波数の信号波形を判
定するもので、ｆｏ／２であった場合にｆ　ｏ　／　２
カウンタ２８ｊ及びｆ　ｏ　／　２力ウンタ２ｇｋにカ
ウントクロッ゛りとなるパルスを、ｆｏ／２より短い場
合にはｆ　ｏ　／　２力ウンタ２ｇｋのリセット端子及
び上記オア回路２８ｆを介してｆ。／２カウンタ２８ｅ
のリセット端子にパルスをそれぞれ出力する。ｆ　ｏ　
／　２カウンタ２８ｊはへラダデータの最後に位置する
ｆＯ／２の周波数の信号をカウントするもので、そのカ
ウント値が「４」となった時点でヘッダデータが検出さ
れたことを示す信号をタイミング制御回路１９に出力す
る。また、上記ｆｏ／２カウンタ２８にはセパレータデ
ータのｆｏ／２の周波数の信号をカウントするもので、
そのカウント値が「４」となった時点でセパレータデー
タが検出されたことを示す信号をタイミング制御回路１
９に出力する。

上記のような構成にあって、画像データ区分用のへラダ
データ及びセパレータデータ以外の通常の画像データが
Ｒデータとしてメモリ制御回路２゜で再生され、パルス
化されてヘッダ・セパレータ認識回路２８の波形整形回
路２８ａに入力された場合、画像データはすべて周波数
がｆｏのＰＷＭ信号であるので、波形整形回路２８ａに
よってｆ。／２２波形定回路２８ｂ、ｆｏ波形判定回路
ＨＣ及びｆ　ｏ　／　２波形判定回路２８ｄには１／ｆ
ｏ［ｓ］の周期でパルスが入力される。したがってｆ　
ｏ　／　２波形判定回路２８ｂ及びｆｏ／２波形判定回
路２８ｄは入力されるパルスが周波数ｆ。／２のものよ
り短いとしてｆ　ｏ　／　２カウンタ２８ｅ、、ｆｏ／
２カウンタ２８にの各リセット端子にパルスを送出し、
これらをリセットし続ける。一方、ｆ、波形判定回路２
８ｃは入力されるパルスの周波数がｆｏであることをそ
の周期から判定し、ｆＯカウンタ２８ｈに動作クロック
となるパルスを送出する。このときｆＯ／２カウンタ２
８ｅがカウント値が「８」となった際に出力する信号ラ
インのレベルは“Ｌ”であり、これがインバータ２８ｇ
で反転されて“Ｈ”レベルとなってｆ。カウンタ２８ｈ
をリセツトし続けるため、ｆｏカウンタ２８ｈはｆ。波
形判定回路２８ｃからのパルスをカウントしない。この
ｆ、カウンタ２８ｈがカウント値が「４」となった際に
信号を出力する信号ラインのレベルは“Ｌ”であり、こ
れがインバータ２８ｉで反転されて′Ｈ”レベルとなっ
てｆ　ｏ　／　２カウンタ２８ｊをリセットし続けるた
め、結局ヘッダ検出及びセパレータ検出を示す信号はタ
イミング制御回路１９へは出力されない。

次にヘッダデータがＧデータとしてメモリ制御回路２０
で再生され、パルス化されてヘッダ・セパレータ認識回
路２８の波形整形回路２８ａに入力された場合、まず周
波数ｆ。／２のＰＷＭ信号が８発連続して入力される。

その先頭に位置する１発目のＰＷＭ信号が入力されると
、波形整形回路２８ａによってｆ　ｏ　／　２波形判定
回路２８ｂＳｆｏ彼形判定回路２８ｃ及びｆＯ／２波形
判定回路２８ｄには２／ｆｏ［ｓ］の周期のパルスが入
力される。

ｆＱ／２波形判定回路２８ｂ及びｆ。７２波形判定回路
２８ｄがこれを周波数ｆｏ／２のパルスであると判定し
、それまでリセットされていたｆ　ｏ　／　２カウンタ
２８ｅ　％　ｆ　ｏ　／　２カウンタ２８ｊ及びｆｏ／
２カウンタ２８ｋにカウントクロックとなるパルスを送
出し、それぞれのカウント値を［１」とさせる。このと
き、ｆ、波形判定回路２８ｃは入力されたパルスの周波
数がｆ。ではないが、その周期が周波数ｆｏのものより
短くもないと判定し、ｆｏ／２カウンタ２８ｅへのリセ
ットパルスは送出しない。また、この際、ｆｏカウンタ
２８ｈがカウント値が「４」となった際に信号を出力す
る信号ラインのレベルは′Ｌ”であり、これがインバー
タ２８ｉで反転されて“Ｈ”レベルとなってｆ。／２カ
ウンタ２８ｊをリセットし続けるため、ｆｏ／２カウン
タ２８ｊはｆ　ｏ　／　２波形判定回路２８ｄからのパ
ルスをカウントしない。

以下同様にしてヘッダデータの先頭に位置する周波数ｆ
　ｏ　／　２のパルス８発の２発目乃至４発目のＰＷＭ
信号が入力されると、これがｆｏ／２波形判定回路２８
ｂ及びｆｏ／２波形判定回路２８ｄによって判定され、
ｆｏ／２カウンタ２８ｅとｆｏ／２力、ウンタ２Ｂｋに
よってカウントされる。４発目のパルスがカウントされ
、ｆｏ／２カウンタ２Ｂｋのカウント値が「４」となっ
た時点でｆ　ｏ　／　２カウンタ２Ｂｋからタイミング
制御回路１９ヘセバレータデータが検出されたことを示
す信号が送出される。その後、続けてヘッダデータの先
頭に位置する周波数ｆ。／２のパルス８発の内の５発目
乃至８発目のＰＷＭ信号が入力されると、これがｆｏ／
２波形判定回路２１及びｆ　ｏ　／　２波形判定回路２
８ｄによって判定され、ｆｏ／２カウンタ２８ｅとｆ。

／２カウンタ２ａｋはさらにカウントアツプされる。８
発目のパルスがカウントされ、ｆＯ／２カウンタ２８ｅ
のカウント値が「８」となっり時点で【ｏ／２カウンタ
２８ｅからヘッダデータの先頭に位置する周波数ｆｏ／
２の８発のパルスが検出されたことを示す信号が出力さ
れ、これがインバータ２８ｇで反転されてｆｏカウンタ
２８ｈのリセットを解除する。以後、ｆｏ／２カウンタ
２８ｅはこのｆｏカウンタ２８ｈのリセット解除状態を
維持するべく、周波数ｆｏ／２の８発のパルスが検出さ
れたことを示す信号の出力を続行する。

次いでヘッダデータの中間に位置する周波数ｆｏの４発
のパルスが４発連続して入力される。

その１発目のＰＷＭ信号が入力されると、波形整形回路
２８ａによってｆ。／２２波形定回路２８ｂ１ｆｏ波形
判定回路２８ｃ及びｆＯ／２波形判定回路２８ｄｌ：は
１／ｆｏ［ｓ］の周期のパルスが入力される。ｆ、波形
判定回路２８ｃがこれを周波数ｆ。

のパルスであると判定し、ｆｏカウンタ２８ｈにカウン
トクロックとなるパルスを送出し、そのカウント値を「
１」とさせる。

以下同様にしてヘッダデータの中間に位置する周波数ｆ
ｏのパルス４発の２発目乃至４発目のＰＷＭ信号が入力
されると、これがｆｏ波形判定回路２８ｃによって判定
され、ｆｏカウンタ２８ｈでカウントされる。４発目の
パルスがカウントされ、ｆ、カウンタ２８ｈのカウント
値が「４」となった時点でｆｏカウンタ２８ｈからヘッ
ダデータの中間に位置する周波数ｆｏの４発のパルスが
検出されたことを示す信号が出力され、これがインバー
タ２８ｉで反転されてｆｏ／２カウンタ２８ｊのリセッ
トを解除する。以後、ｆｏカウンタ２８ｈはこのｆ　ｏ
　／　２カウンタｏｊのリセット解除状態を維持するべ
く、周波数ｆｏの４発のパルスが検出されたことを示す
信号の出力を続行する。

そして、ヘッダデータの最後に位置する周波数ｆ　ｏ　
／　２の４発のパルスが４発連続して入力される。その
１発目のＰＷＭ信号が入力されると、波形整形回路２８
ａによってｆ。／２２波形定回路２８ｂ、ｆｏ波形判定
回路２８ｃ及びｆｏ／２波形判定回路２８ｄには２／ｆ
ｏ［ｓ］の周期のパルスが人力される。ｆｏ／２波形判
定回路２８ｂとｆｏ／２波形判定回路２８ｄがこれを周
波数ｆ０／２のパルスであると判定し、ｆｏ／２カウン
タ２８ｅ１ｆＯ／２カウンタ２８ｊ及びｆ　ｏ　／　２
カウンタ２８ｋにカウントクロックとなるパルスを送出
する。

ｆｏ／２カウンタ２８ｅは上記へラダデータの先頭の周
波数ｆ。／２の８発のパルスを検出した時点でｆＯカウ
ンタ２８ｈのリセット解除を維持する状態となので、カ
ウント動作は行ななわない。

ｆｏ／２カウンタ２８ｊ及びｆ　ｏ　／　２力ウンタ２
ｇｋはｆ　ｏ　／　２波形判定回路２８ｄからのパルス
をカウントし、それぞれのカウント値を「１」とさせる
。

以下同様にしてヘッダデータの以後に位置する周波数ｆ
　ｏ　／　２のパルス４発の２発目乃至４発目のＰＷＭ
信号が入力されると、ｆ　ｏ　／　２カウンタ２８ｊ及
びｆ。／２カウンタ２８にでカウントされる。

４発目のパルスがカウントされ、ｆＯ／２カウンタ２８
ｊ及びｆＯ／２カウンタ２８にのカウント値が共に「４
」となった時点で、ｆｏ／２カウンタ２８ｊからヘッダ
データが検出されたことを示す信号が、ｆ　ｏ　／　２
力ウンタ２ｇｋからセパレータデータが検出されたこと
を示す信号が、それぞれタイミング制御回路１９に送出
される。

タイミング制御回路１９ではこのヘッダデータの検出に
よりヘッダデータが検出されたことを認識し、ＰＷＭ復
調回路２７での実際の画像データのＰＷＭ信号のコード
化への復調動作のタイミング制御を行なう。

次に、セパレータデータがＧデータとしてメモリ制御回
路２０で再生され、パルス化されてヘッダ・セパレータ
認識回路２８の波形整形回路２８ａに入力された場合、
画像データとしては周波数ｆｏ／２のＰＷＭ信号が４発
連続して入力される。その先頭に位置する１発目のＰＷ
Ｍ信号が入力されると、波形整形回路２８ａによってｆ
　ｏ　／　２波形判定回路２８ｂ、ｆ、波形判定回路２
８ｃ及びｆｏ／２波形判定回路２８ｄには２／ｆｏ［ｓ
］の周期のパルスが入力される。ｆ　ｏ　／　２波形判
定回路２８ｂ及びｆｏ／２波形判定回路２８ｄがこれを
周波数ｆｏ／２のパルスであると判定し、それまでリセ
ットされていたｆ　ｏ　／　２カウンタ２８ｅ　ｓ　ｆ
　Ｏ／　２カウンタ２８ｊ及びｆ　ｏ　／　２カウンタ
２８ｋにカウントクロックとなるパルスを送出し、それ
ぞれのカウント値を「１」とさせる。このとき、ｆ、波
形判定回路２８ｃは入力されたパルスの周波数がｆ。で
はないが、その周期が周波数ｆ。のちのより短くもない
と判定し、ｆｏ／２カウンタ２８ｅへのリセットパルス
は送出しない。また、この際にｆｏカウンタ２８ｈがカ
ウント値が「４」となった際に信号を出力する信号ライ
ンのレベルは“Ｌ”であり、これがインバータ２８ｉで
反転されて“Ｈ”レベルとなってｆ。／２カウンタ２８
ｊをリセットし続けるため、ｆ　ｏ　／　２カウンタ２
８ｊはｆｏ／２波形判定回路２８ｄからのパルスをカウ
ントしない。

以下同様にしてセパレータデータの周波数ｆｏ／２のパ
ルス４発の２発目乃至４発目のＰＷＭ信号が入力される
と、これがｆ　ｏ　／　２波形判定回路２８ｂ及びｆ　
ｏ　／　２波形判定回路２８ｄによって判定され、ｆＯ
／２カウンタ２８ｅとｆＯ／２カウンタ２８ｋによって
カウントされる。４発目のパルスがカウントされ、ｆｏ
／２カウンタ２８にのカウント値が「４」となった時点
でｆＯ／２カウンタ２ｇｋからタイミング制御回路１９
ヘセパレータデータが検出されたことを示す信号が送出
される。

タイミング制御回路１９ではこのセパレータデータの検
出を示す信号によりセパレータデータが検出されたこと
を認識し、ＰＷＭ復調回路２７での実際の画像データの
ＰＷＭ信号のコード化への復調動作のタイミング制御を
行なう。

［発明の効果コ 以上詳記した如くこの発明によれば、Ａ／Ｄ変換してデ
ジタル化した画像データをパルス幅変調すると共に、画
像データの画面を区分するヘッダ及びラインを区分する
セパレータを発生して上記パルス幅変調された画像デー
タに挿入し、磁気テープに記録するようにしたので、テ
レビジョン信号とは時間軸の異なるタイミングで磁気テ
ープに静止画を間欠記録することができ、記録途中でテ
レビジョン信号が乱れても最小部分のみの画像部れです
ませることができる。また、識別信号をクロック信号で
構成したので、識別信号を挿入、検出する回路を簡単な
構成で実現することができる。

【図面の簡単な説明】

図面はこの発明の一実施例を説明するもので、第１図は
外観構成を示す斜視図、第２図乃至第４図は記録再生装
置の記録フォーマットを示す図、第５図は全体の回路構
成を示すブロック図、第６図はメモリ制御回路の詳細な
構成を示すブロック図、第７図はＰＷＭデータ作成回路
の詳細な構成を示すブロック図、第８図は第７図のリセ
ットパルス発生回路の構成を示す図、第９図はＰＷＭデ
ータ作成回路により作成されるＰＷＭデータ波形を示す
タイミングチャート、第１０図はヘッダ・セパレータ挿
入回路の詳細な構成を示すブロック図、第１１図はヘッ
ダ・セパレータ挿入回路の各信号波形を示すタイミング
チャート、第１２図はヘッダ・セパレータ認識回路の詳
細な構成を示すブロック図である。 １・・・ケース本体、２・・・ヒンジ、３・・・蓋、４
・・・カラー液晶パネル（ＬＣＤ）　、５・・・チャン
ネル表示部、６・・・チューニングキー、７・・・各種
操作キー、８・・・カセット収納蓋、９・・・コンパク
トカセットテープ、１０・・・スピーカ、１１・・・電
源スィッチ、１２・・・イヤホン、１３・・・ロッドア
ンテナ、１４・・・テレビ回路、１５・・・Ａ／Ｄ変換
器、１６・・・記録ヘッド、１７・・・スイッチ、１８
・・・音声アンプ、１９・・・タイミング制御回路、２
０・・・メモリ制御回路、２０ａ・・・制御回路２０ａ
、２０ｂ。 ２０ｅ・・・人力制御回路、２０ｃ、　２０ｄ・・・出
力制御回路、２Ｏｆ、２（ｌｊ・・・入出力制御回路、
２０ｇ、　２０ｋ・・・動作命令回路２０ｇ、　２Ｑｈ
、　２０ｊｌ’・・・行アドレス制御回路、２０ｉ、２
０ｍ・・・列アドレス制御回路、２１・・・液晶表示制
御回路、２２ａ、　２２ｂ・・・メモリ、２３・・・Ｐ
ＷＭデータ作成回路２３．２３ａ・・・Ｒデークラッチ
回路、２３ｂ。 ２３ｆ、２３ｊ・・・リセットパルス発生回路、２３Ｃ
１２３ｇ　、　２３ｋ　、　　２３ｍ−・−セレクタ、
２３ｄ　、　２３ｈ　。 ２３）・・・Ｓ優先ＳＲラッチ回路、２３ｅ・・・Ｇデ
ークラッチ回路、２３ｉ・・・Ｂデータラッチ回路、２
４・・・表示駆動回路２４．２５・・・スイッチ入力部
２５．２Ｂ・・・ヘッダ・セパレータ挿入回路、２６ａ
、　２８ｃ・・・ｆｏ／２用カウンタ、２６ｂ・・・ｆ
、用カウンタ、２６ｄ・・・パルス発生回路、２７・・
・ＰＷＭ復調回路、２８・・・ヘッダ・セパレータ認識
回路、２８ａ・・・波形整形回路、２８ｂ。 ２８ｄ・・・ｆｏ／２波形判定回路、２８ｃ・・・ｆｏ
波形判定回路、２８ｅ、　２８ｊ、　２８に−ｆ　ｏ　
／　２カウンタ、２８ｆ、３５〜３７・・・オア回路、
２８ｇ、　２８ｉ・・・インバータ、Ｈｈ・・・ｆｏカ
ウンタ、２９・・・再生ヘッド、３０・・・再生回路、
３１・・・３ビツトカウンタ、３２〜３４・・・インバ
ータ、３８・・・アンド回路。 出願人代理人　　弁理士　鈴江武彦 第８図

Claims (3)

【特許請求の範囲】
1. （１）画像データをＡ／Ｄ変換するＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段でデジタル化された画像データをパ
   ルス幅変調する変調手段と、 画像データの画面を区分するヘッダ及びラインを区分す
   るセパレータを発生する発生手段と、この発生手段によ
   り発生されたヘッダ及びセパレータを上記パルス幅変調
   された画像データに挿入する挿入手段と、 この挿入手段によりヘッダ及びセパレータが挿入された
   画像データを磁気テープに記録する記録手段と を具備したことを特徴とする画像データ記録装置。
2. （２）画像データをＡ／Ｄ変換する手段と、上記画像デ
   ータの垂直同期タイミング信号及び水平同期タイミング
   信号を発生するタイミング信号発生手段と、 第１のクロック信号を発生する第１クロック発生手段と
   、 第２のクロック信号を発生する第２クロック発生手段と
   、 上記Ａ／Ｄ変換手段でデジタル化された画像データに、
   上記垂直同期タイミング信号に同期して上記第１のクロ
   ック信号を挿入すると共に、上記水平同期タイミング信
   号に同期して上記第２のクロック信号を挿入する挿入手
   段と、 この挿入手段により第１及び第２のクロック信号が挿入
   された画像データを記録媒体に記録する記録手段と を具備したことを特徴とする画像データ記録装置。
3. （３）テレビジョン画像を静止画として間欠記録する画
   像データ記録装置において、 記録すべき画像の先頭に識別信号としてのヘッダを付加
   するヘッダ付加手段と、 上記画像の記録すべき各ライン毎に識別信号としてのセ
   パレータを付加するセパレータ付加手段を具備したこと
   を特徴とする画像データ記録装置。