JPH01295529A - Integrated circuit with switching clock - Google Patents
Integrated circuit with switching clockInfo
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- JPH01295529A JPH01295529A JP63126562A JP12656288A JPH01295529A JP H01295529 A JPH01295529 A JP H01295529A JP 63126562 A JP63126562 A JP 63126562A JP 12656288 A JP12656288 A JP 12656288A JP H01295529 A JPH01295529 A JP H01295529A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は切り替え式クロックを有する集積回路に関する
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to integrated circuits with switched clocks.
第５図は従来の一例を示す回路図である。従来、この種
の集積回路にはクロックとしての発振器の出力の切り替
えを端子５によって直接行う方法がある。この方法では
、クロックは端子５の状態によって第１の発振器１ある
いは第２の発振器２の出力が選択される。ここで第１の
発振器とは基本発振器であり常に発振を行っているが、
第２の発振器は第１の発振器の出力が選択されている時
、すなわち端子４がローレベルにある時は発振しない、
ここでクロックを第１の発振器から第２の発振器に切り
替える場合、端子４がローレベルからハイレベルにセッ
トされ第２の発振器が発振を始めてからあ゛る一定の時
間が経過してから端子５をセットする。ある一定時間と
は第２の発振器の発振状態に依存する。FIG. 5 is a circuit diagram showing a conventional example. Conventionally, in this type of integrated circuit, there is a method of directly switching the output of an oscillator as a clock using the terminal 5. In this method, the output of the first oscillator 1 or the second oscillator 2 is selected as the clock depending on the state of the terminal 5. Here, the first oscillator is the basic oscillator and always oscillates,
the second oscillator does not oscillate when the output of the first oscillator is selected, that is, when terminal 4 is at a low level;
When switching the clock from the first oscillator to the second oscillator, terminal 5 is switched after a certain period of time has passed since terminal 4 was set from low level to high level and the second oscillator started oscillating. Set. The certain period of time depends on the oscillation state of the second oscillator.
第６図はクロックとして第２の発振器が選択された時の
第２の発振器の発振波形図である。ａ−ｂの区間ではク
ロックとして第１の発振器が選択されているので端子４
はローレベルにある。ｂで第２の発振器を選択する命令
により端子４がセットされ発振が始まる。しかしｂ−ｃ
区間では発振波形が安定していない、すなわちクロック
とじては適していない、そのためｂ−ｃ区間では端子５
はまだローレベルにありクロックとしては第１の発振器
が選択されている。発振波形の安定するＣになると端子
５はセットされてクロックとして第２の発振器が採用さ
れる。FIG. 6 is an oscillation waveform diagram of the second oscillator when the second oscillator is selected as the clock. In the section a-b, the first oscillator is selected as the clock, so the terminal 4
is at a low level. Terminal 4 is set by the command to select the second oscillator at b, and oscillation begins. But b-c
The oscillation waveform is not stable in the interval, that is, it is not suitable as a clock, so in the b-c interval, the oscillation waveform is not stable.
is still at a low level and the first oscillator is selected as the clock. When the oscillation waveform becomes stable at C, the terminal 5 is set and the second oscillator is used as a clock.
従来の技術では第２の発振器の発振が始まってから発振
波形がクロックとして適する状態になるまでの時間、す
なわち端子４がセ・ントされてから端子５がセットされ
るまでの時間はあらかじめ測定されており、端子４がセ
ットされてからタイマなどにより、ある一定時間が経過
した後端子５がセットされるようになっていた。In the conventional technology, the time from the start of oscillation of the second oscillator until the oscillation waveform becomes suitable as a clock, that is, the time from when terminal 4 is set until terminal 5 is set, is measured in advance. Terminal 5 is set after a certain period of time has elapsed using a timer or the like after terminal 4 is set.
上述した従来の切り替え式クロックを有する集積回路で
はクロックを第１の発振器から第２の発振器の出力に切
り替える際、第２の発振器の波形が第６図のｃ−ｄの様
なりロックとして適した波形となったのを確認してから
クロ・７りとして採用するのではなく、端子４がセット
され第２の発振器の発振が始まってからある一定時間の
経過後、無条件に端子５がセットされてクロックとして
第２の発振器の出力が採用される。このため、もし第２
の発振器の発振状態に異常があった場合でも端子５がセ
ットされると異常なままの波形がそのままクロックとし
て採用されてしまうという欠点がある。In the above-mentioned conventional integrated circuit having a switchable clock, when the clock is switched from the first oscillator to the output of the second oscillator, the waveform of the second oscillator is suitable as a lock, as shown in c-d in Fig. 6. Rather than confirming that the waveform is correct and then adopting it as a black/7 signal, terminal 5 is set unconditionally after a certain period of time has elapsed since terminal 4 was set and the second oscillator started oscillating. and the output of the second oscillator is adopted as the clock. For this reason, if the second
Even if there is an abnormality in the oscillation state of the oscillator, if the terminal 5 is set, there is a drawback that the abnormal waveform will be used as the clock.
本発明の切り替え式クロックを有する集積回路は、基本
発振器として使用する第１の発振器と周波数の異なる第
２の発振器と第２の発振器の発振の状態を検゛出する発
振検出回路と発振検出回路の出力により発振器の切り替
えを行う切り替え回路を有する。An integrated circuit having a switchable clock according to the present invention includes a first oscillator used as a basic oscillator, a second oscillator having a different frequency, and an oscillation detection circuit and an oscillation detection circuit that detect the oscillation state of the second oscillator. It has a switching circuit that switches the oscillator based on the output of the oscillator.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
発振器１は基本発振器であり、通常はこの発振器１によ
るクロックによってシステムは動作している。The oscillator 1 is a basic oscillator, and the system is normally operated by the clock generated by the oscillator 1.
発振器２は発振器１とくらべ発振周波数が高く、特に高
速な処理が必要となった場合のみ出力がクロックとして
採用される。Oscillator 2 has a higher oscillation frequency than oscillator 1, and its output is used as a clock only when particularly high-speed processing is required.
このため発振器１は発振器２の出力がクロックとして採
用されている時でも常に発振を行っているが、発振器２
はその出力がクロックとして採用されていない時は停止
している。Therefore, oscillator 1 always oscillates even when the output of oscillator 2 is used as a clock, but oscillator 2
is stopped when its output is not used as a clock.
端子４は発振器１の動作を決める端子であり、端子４が
ハイレベルにある時は発振器２は発振しており、ローレ
ベルにある時は停止している。The terminal 4 is a terminal that determines the operation of the oscillator 1. When the terminal 4 is at a high level, the oscillator 2 is oscillating, and when it is at a low level, it is stopped.
端子５はクロックとしての発振器を選択する端子であり
、端子５がハイレベルにある時は発振器２が選択されロ
ーレベルにある時は発振器１が選択される。Terminal 5 is a terminal for selecting an oscillator as a clock; when terminal 5 is at high level, oscillator 2 is selected, and when terminal 5 is at low level, oscillator 1 is selected.
発振検出回路３は発振器２の発振状態を検出する回路で
あり、発振器２の出力波形がクロックとして適当な状態
にある時だけ出力がハイレベルになる。The oscillation detection circuit 3 is a circuit that detects the oscillation state of the oscillator 2, and its output becomes high level only when the output waveform of the oscillator 2 is in an appropriate state as a clock.
第２図は第１図に示す発振検出回路３の詳細を示す回路
図である。FIG. 2 is a circuit diagram showing details of the oscillation detection circuit 3 shown in FIG. 1.
シュミット・トリガ、２ピツｌ〜カウンタを含む回路９
によって発振波形の検出が行なわれ、２つのフリップフ
ロップを含む回路１０によって切り替え信号の出力のタ
イミングが合わされる。Circuit 9 including Schmitt trigger, 2 pins ~ counter
The oscillation waveform is detected by the circuit 10, and the output timing of the switching signal is matched by the circuit 10 including two flip-flops.
第３図は第２図の回路の動作をあられすタイミングチャ
ートである。この発振検出回路では第３図における信号
Ｋによって発振器が切り替わる。FIG. 3 is a timing chart showing the operation of the circuit of FIG. 2. In this oscillation detection circuit, the oscillator is switched by the signal K shown in FIG.
その結果第１図におけるクロックとしての出力Ｏｕｔは
第３図中のｏｕｔのような波形として出力される。As a result, the output Out as a clock in FIG. 1 is output as a waveform like out in FIG. 3.
いま、クロックとして発振器１が採用されている状態か
ら発振器２を選択する命令があった場合（第６図のｂ）
、端子４，５はセットされ発振器２の発振が始まる。If there is an instruction to select oscillator 2 from the state where oscillator 1 is currently used as the clock (b in Figure 6)
, terminals 4 and 5 are set, and the oscillator 2 starts oscillating.
しかし、第６図のｂ−ｃ区間すなわち発振波形が安定し
ていない間はタロツクとしては適さないため、発振検出
回路の出力はまだローレベルであり、クロックとしては
発振器１が採用されている。However, since the interval b-c in FIG. 6, that is, while the oscillation waveform is not stable, is not suitable as a tarokk, the output of the oscillation detection circuit is still at a low level, and oscillator 1 is used as the clock.
発振波形が安定するとく第６図のＣ〉発振検出回路３の
出力はハイレベルとなりここで第２の発振器の出力がク
ロックとして採用される。When the oscillation waveform becomes stable, the output of the oscillation detection circuit 3 (C in FIG. 6) becomes a high level, and the output of the second oscillator is used as a clock.
第４図は本発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
発振器１は基本発振器であり常に発振しているが、発振
器２は発振器１とくらべて発振周波数が高く、特に高速
処理が必要なときのみ発振する。Oscillator 1 is a basic oscillator and always oscillates, but oscillator 2 has a higher oscillation frequency than oscillator 1, and oscillates only when particularly high-speed processing is required.
発振検出回路３は発振器２の発振状態を検出する回路で
あり、発振器２の出力波形がクロックとして適当な状態
にある時のみ出力がハイレベルになる。The oscillation detection circuit 3 is a circuit that detects the oscillation state of the oscillator 2, and its output becomes high level only when the output waveform of the oscillator 2 is in an appropriate state as a clock.
端子８は発振器２の発振状態と２つの発振器の選択とい
う２つの役割りをもつ。The terminal 8 has two roles: the oscillation state of the oscillator 2 and the selection of the two oscillators.
いま、クロックとして発振器１が採用されている状態か
ら発振器２を選択する命令があった場合、ローレベルに
あった端子８がセットされる。端子８がセットされると
発振器２の発振が始まると同時に発振器選択回路６にも
発振器２を選択する信号が送られる。このため発振回路
３からの出力がハイレベルになると同時に発振器２の出
力がクロックとして採用されることになる。Now, if there is a command to select oscillator 2 from a state in which oscillator 1 is used as a clock, terminal 8, which was at low level, is set. When the terminal 8 is set, the oscillator 2 starts oscillating, and at the same time, a signal for selecting the oscillator 2 is also sent to the oscillator selection circuit 6. Therefore, at the same time that the output from the oscillation circuit 3 becomes high level, the output from the oscillator 2 is used as a clock.
以上説明したように本発明は２つの発振器を切り替える
際、発振器の発振状態を発振検出回路によって検出する
ため、発振器からクロックとして適当な波形が出力され
ている場合以外ではクロックとして出力する事はないの
でクロックの異常によるシステムの誤動作をなくす事が
できる効果がある。As explained above, in the present invention, when switching between two oscillators, the oscillation state of the oscillator is detected by the oscillation detection circuit, so the clock will not be output unless the oscillator is outputting an appropriate waveform as a clock. This has the effect of eliminating system malfunctions due to clock abnormalities.
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示す発振検出回路の詳細を示す回路図、第３図
は第２図のタイミングチャート、第４図は本発明の第２
の実施例を示す回路図、第５図は従来の一例を示す回路
図、第６図は第５図の動作を説明するための波形図であ
る。
１・・・発振器、２・・・発振器、３・・・発振検出回
路、４・・・端子、５・・・端子、６・・・発振選択回
路。1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a circuit diagram showing details of the oscillation detection circuit shown in FIG. 1, FIG. 3 is a timing chart of FIG. 2, and FIG. 4 is a circuit diagram showing details of the oscillation detection circuit shown in FIG. is the second aspect of the present invention.
FIG. 5 is a circuit diagram showing a conventional example, and FIG. 6 is a waveform diagram for explaining the operation of FIG. DESCRIPTION OF SYMBOLS 1... Oscillator, 2... Oscillator, 3... Oscillation detection circuit, 4... Terminal, 5... Terminal, 6... Oscillation selection circuit.
Claims (1)
る第２の発振器と第２の発振器の発信の状態を検出する
発信検出回路と発信検出回路の出力により上記第１、第
２の発振器の切り替えを行う切り替え回路を有すること
を特徴とする切り替え式クロックを有する集積回路。A second oscillator whose frequency is different from that of the first oscillator used as a basic oscillator, a oscillation detection circuit that detects the oscillation state of the second oscillator, and an output from the oscillation detection circuit to switch between the first and second oscillators. CLAIMS 1. An integrated circuit having a switched clock, characterized in that the integrated circuit has a switching circuit that performs switching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126562A JPH01295529A (en) | 1988-05-23 | 1988-05-23 | Integrated circuit with switching clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126562A JPH01295529A (en) | 1988-05-23 | 1988-05-23 | Integrated circuit with switching clock |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295529A true JPH01295529A (en) | 1989-11-29 |
Family
ID=14938241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126562A Pending JPH01295529A (en) | 1988-05-23 | 1988-05-23 | Integrated circuit with switching clock |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295529A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446722U (en) * | 1990-08-28 | 1992-04-21 | ||
| JPH05167399A (en) * | 1991-12-12 | 1993-07-02 | Nec Corp | Clock generating circuit |
| JPH05259848A (en) * | 1992-03-11 | 1993-10-08 | Nec Corp | Clock generator |
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| JPS62193320A (en) * | 1986-02-19 | 1987-08-25 | Nec Ic Microcomput Syst Ltd | Oscillation circuit |
| JPS6335127B2 (en) * | 1979-09-19 | 1988-07-13 | Plessey Overseas |
-
1988
- 1988-05-23 JP JP63126562A patent/JPH01295529A/en active Pending
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