JPH01293468A - ディジタル演算ｌｓｉ回路 - Google Patents
ディジタル演算ｌｓｉ回路Info
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- JPH01293468A JPH01293468A JP12515488A JP12515488A JPH01293468A JP H01293468 A JPH01293468 A JP H01293468A JP 12515488 A JP12515488 A JP 12515488A JP 12515488 A JP12515488 A JP 12515488A JP H01293468 A JPH01293468 A JP H01293468A
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- 238000013500 data storage Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 3
- 238000004364 calculation method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、演算に適したパイプライン演算回路が得ら
れるディジタル演算ＬＳＩ回路に関するものである。
、 〔従来の技術〕 第５図は従来のディジタル演ｇＬｓＩ回路のブロック図
であり、図において、１はデータバス、２ａは乗数Ａを
保持するレジスタなどのデータ保持回路、２ｂは被乗数
Ｂを保持するレジスタなどのデータ保持回路、３はＡＸ
Ｂの乗算を行う乗算回路、２ｃはその乗算結果を保持す
るレジスタなどのデータ保持回路、１１ａはデータ保持
回路２Ｃまたは２ｄのデータの一方を出力するセレクタ
回路、４ｂはデータ保持回路２ｅまたは２ｆの一方を出
力するセレクタ回路、５はセレクタ回路４ａ＋４ｂの出
力データの加算などの演算を行う算術論理ユニット（以
下ＡＬＵ回路という）、２ｆｔ−ｔＡＬＵ回路５の出力
データを保持するデータ保持回路である。
れるディジタル演算ＬＳＩ回路に関するものである。
、 〔従来の技術〕 第５図は従来のディジタル演ｇＬｓＩ回路のブロック図
であり、図において、１はデータバス、２ａは乗数Ａを
保持するレジスタなどのデータ保持回路、２ｂは被乗数
Ｂを保持するレジスタなどのデータ保持回路、３はＡＸ
Ｂの乗算を行う乗算回路、２ｃはその乗算結果を保持す
るレジスタなどのデータ保持回路、１１ａはデータ保持
回路２Ｃまたは２ｄのデータの一方を出力するセレクタ
回路、４ｂはデータ保持回路２ｅまたは２ｆの一方を出
力するセレクタ回路、５はセレクタ回路４ａ＋４ｂの出
力データの加算などの演算を行う算術論理ユニット（以
下ＡＬＵ回路という）、２ｆｔ−ｔＡＬＵ回路５の出力
データを保持するデータ保持回路である。
次に動作について説明する。データバス１よリデータＡ
をデータ保持回路２ａに保持し、次にデータバス１より
データＢをデータ保持回路２ｂに保持する。
をデータ保持回路２ａに保持し、次にデータバス１より
データＢをデータ保持回路２ｂに保持する。
次に乗算回路３でＡＸＢの乗算を行い、この乗算結果Ａ
ＸＢをデータ保持回路２ｃに保持し、次に、セレクタ回
路４ａはデータ保持回路２ｃのデータＡＸＢを選択して
ＡＬＵ回路５に出力するとともに、セレクタ回路４ｂは
データ保持回路２ｆのデータを選択して、ＡＬＵ回路５
に出力する。
ＸＢをデータ保持回路２ｃに保持し、次に、セレクタ回
路４ａはデータ保持回路２ｃのデータＡＸＢを選択して
ＡＬＵ回路５に出力するとともに、セレクタ回路４ｂは
データ保持回路２ｆのデータを選択して、ＡＬＵ回路５
に出力する。
これにより、ＡＬＵ回路５はデータ保持回路２ｆのデー
タにＡＸＢの結果を加算し、データ保持パイプライン処
理により高速に行う。この第５図Ｃ１ｊうに、従来の技
術では、Ｄ Ｓ Ｐ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ ）を用いて演算回路を構成するか
、または専用ＬＳＩにより演算回路を実現している。
タにＡＸＢの結果を加算し、データ保持パイプライン処
理により高速に行う。この第５図Ｃ１ｊうに、従来の技
術では、Ｄ Ｓ Ｐ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ ）を用いて演算回路を構成するか
、または専用ＬＳＩにより演算回路を実現している。
従来のディジタル演算ＬＳＩ回路は以上のように構成さ
れているので、プログラムにょシ種々の演算を行うこと
を可能にしているが、パイプライン処理の区切シ（デー
タ保持回路）が一定であシ、融通がきかない。
れているので、プログラムにょシ種々の演算を行うこと
を可能にしているが、パイプライン処理の区切シ（デー
タ保持回路）が一定であシ、融通がきかない。
また、データの比較演算はプログラムにより行うため、
高速にできないなどの問題点があった。
高速にできないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、パイプライン処理の区切υがその演算に応じ
て変化できるとともに、実現する演算に応じて、比較演
算などを効率よく処理できるディジタル演算ＬＳＩ回路
を得ることを目的とする。
たもので、パイプライン処理の区切υがその演算に応じ
て変化できるとともに、実現する演算に応じて、比較演
算などを効率よく処理できるディジタル演算ＬＳＩ回路
を得ることを目的とする。
この発明に係るディジタル演ＸＬＳＩ回路は、複数のデ
ータ保持回路、乗算回路、ＡＬＵ回路、セレクタ回路、
比較回路間に接続され、スイッチ回路の切換で接続切換
を行う接続制御回路と、この接続制御回路のスイッチ回
路のそれぞれの接続と非接続を決定する接続データを記
憶し、かつその接続データの値によりスイッチ回路を制
御して任意に各種回路の接続の制御を可能にする接続デ
ータ記憶回路とを設けたものである。
ータ保持回路、乗算回路、ＡＬＵ回路、セレクタ回路、
比較回路間に接続され、スイッチ回路の切換で接続切換
を行う接続制御回路と、この接続制御回路のスイッチ回
路のそれぞれの接続と非接続を決定する接続データを記
憶し、かつその接続データの値によりスイッチ回路を制
御して任意に各種回路の接続の制御を可能にする接続デ
ータ記憶回路とを設けたものである。
この発明における接続データ記憶回路で設定した接続デ
ータの記憶値により接続制御回路の所定のスイッチ回路
の接続、非接続制御を行ってデータ保持回路、乗算回路
、ＡＬＵ回路、セレクタ回路、比較回路を実現すべき演
算に応じて接続を設定し、最適な演算回路を実現する。
ータの記憶値により接続制御回路の所定のスイッチ回路
の接続、非接続制御を行ってデータ保持回路、乗算回路
、ＡＬＵ回路、セレクタ回路、比較回路を実現すべき演
算に応じて接続を設定し、最適な演算回路を実現する。
以下、この発明の一実施例を図について説明する。第１
図において、１はデータバス、２はレジスタなどのデー
タ保持回路、３は乗算回路、４はセレクタ回路、５はＡ
ＬＵ回路、６は比較回路、７はデータバス１から比較回
路６までの各回路間の接続を決定するデータを記憶する
接続データ記憶回路、８は実際に各回路の接続を行う接
続制御回路である。
図において、１はデータバス、２はレジスタなどのデー
タ保持回路、３は乗算回路、４はセレクタ回路、５はＡ
ＬＵ回路、６は比較回路、７はデータバス１から比較回
路６までの各回路間の接続を決定するデータを記憶する
接続データ記憶回路、８は実際に各回路の接続を行う接
続制御回路である。
第２図は第１図のディジタル演算ＬＳＩ回路を用いて実
現したｍａｘ（Ｃｉ（Ａｉ＋Ｂｉ））の演算を高速に行
う演算回路の一例を示すブロック図であシ、図において
、１はデータバス、２ａ〜２ｅはデータ保持回路として
のレジスタ、３は乗算回路、６は比較回路、４はセレク
タ回路、５はＡＬＵ回路、８は接続制御回路である。
現したｍａｘ（Ｃｉ（Ａｉ＋Ｂｉ））の演算を高速に行
う演算回路の一例を示すブロック図であシ、図において
、１はデータバス、２ａ〜２ｅはデータ保持回路として
のレジスタ、３は乗算回路、６は比較回路、４はセレク
タ回路、５はＡＬＵ回路、８は接続制御回路である。
第３図は第１図のディジタル演ＸＬＳＩ回路における接
続制御回路８の一実施例の接続図であり、図において、
２はデータ保持回路、３は乗算回路、９は接続、非接続
を行うスイッチ回路、１０は上下左右のスイッチ回路９
間を接続する配線である。
続制御回路８の一実施例の接続図であり、図において、
２はデータ保持回路、３は乗算回路、９は接続、非接続
を行うスイッチ回路、１０は上下左右のスイッチ回路９
間を接続する配線である。
次に第１図の一応用例である第２図の動作について説明
する。まず、データバス１よシデータＡＬデータＢｌｌ
データＣ１をそれぞれ、データ保持回路２ａ〜２ｃに保
持する。
する。まず、データバス１よシデータＡＬデータＢｌｌ
データＣ１をそれぞれ、データ保持回路２ａ〜２ｃに保
持する。
次にＡＬＵ回路５によりブ−゛夕保持回路２ａのデータ
Ａ１とデータ保持回路２ｂのデータＢｉからＡｉ＋Ｂｉ
の演算を行い、その結果と、データ保持回路２ｃの出力
データＣｉとの乗算Ｃ１Ｘ（Ａｉ＋Ｂｉ）を乗算回路３
で行い、データ保持回路２ｄに保持し、パイプライン処
理の１段目を完了する。
Ａ１とデータ保持回路２ｂのデータＢｉからＡｉ＋Ｂｉ
の演算を行い、その結果と、データ保持回路２ｃの出力
データＣｉとの乗算Ｃ１Ｘ（Ａｉ＋Ｂｉ）を乗算回路３
で行い、データ保持回路２ｄに保持し、パイプライン処
理の１段目を完了する。
次にデータ保持回路の出力データＣ１（Ａｉ＋Ｂｉ）と
前回の演算結果が保持されているデータ保持回路２ｅの
データを比較回路６で比較し、セレクタ回路４によりデ
ータ保持回路２ｅの出力データとデータ保持回路２ｄの
出力データの大きい方を出力し、データ保持回路２ｅに
保持し、パイプライン処理の２段目を完了する。
前回の演算結果が保持されているデータ保持回路２ｅの
データを比較回路６で比較し、セレクタ回路４によりデ
ータ保持回路２ｅの出力データとデータ保持回路２ｄの
出力データの大きい方を出力し、データ保持回路２ｅに
保持し、パイプライン処理の２段目を完了する。
以上の処理を複数回行うことで、ｍａｘ（Ｃｉ（Ａｉ＋
Ｂｉ））の演算結果をデータ保持回路２ｅに得る。
Ｂｉ））の演算結果をデータ保持回路２ｅに得る。
次に第１図のディジタル演算ＬＳＩ回路における接続制
御回路８の一構成例である第３図の動作について説明す
る。この第３図において、データ保持回路２の出力デー
タが接続状態を表わす斜線掛けしたスイッチ回路９を経
て、乗算回路３の入力となっている。このとき、斜線掛
けのないスイッチ回路９は非接続状態となりている。第
１図の接続制御回路８はその多数のスイッチ回路９の接
続、非接続を接続データ記憶回路の記憶論理値“１″ま
たはＩＯ１′によって設定されることで、他の各回路間
の接続を行う。
御回路８の一構成例である第３図の動作について説明す
る。この第３図において、データ保持回路２の出力デー
タが接続状態を表わす斜線掛けしたスイッチ回路９を経
て、乗算回路３の入力となっている。このとき、斜線掛
けのないスイッチ回路９は非接続状態となりている。第
１図の接続制御回路８はその多数のスイッチ回路９の接
続、非接続を接続データ記憶回路の記憶論理値“１″ま
たはＩＯ１′によって設定されることで、他の各回路間
の接続を行う。
第４図は第１図の応用例を示すブロック図であり、２段
のパイプライン処理で、Σ（ＡｉＢｉ ＋−ｔ ＣｉＤｌ）の演算を実現している。
のパイプライン処理で、Σ（ＡｉＢｉ ＋−ｔ ＣｉＤｌ）の演算を実現している。
すなわち、この第４図において、２ａ〜２ｇはデータ保
持回路であシ、３ａ、３ｂは乗算回路、５ａ。
持回路であシ、３ａ、３ｂは乗算回路、５ａ。
５ｂはＡＬＵ回路、８は接続制御回路である。
まず、データバス１よシデータ保持回路２ｃ〜２ｄにそ
れぞれデータＡｉ 、Ｂｉ 、Ｃｉ ｅＤｉを保持し、
次に、乗算回路３ａによりデータ保持回路２ａｅ２ｂの
データＡ１とＢｉとの乗算Ａ１Ｂ１を行ってデータ保持
回路２ｅに保持する。
れぞれデータＡｉ 、Ｂｉ 、Ｃｉ ｅＤｉを保持し、
次に、乗算回路３ａによりデータ保持回路２ａｅ２ｂの
データＡ１とＢｉとの乗算Ａ１Ｂ１を行ってデータ保持
回路２ｅに保持する。
同様にして、データ保持回路２ｃ 、２ｄのデータＣｉ
とＤｉを乗算回路３ｂで乗算してＣ１Ｄｉを得て、デー
タ保持回路２ｆに保持する。
とＤｉを乗算回路３ｂで乗算してＣ１Ｄｉを得て、デー
タ保持回路２ｆに保持する。
次に、ＡＬＵ回路５ａにより、データ保持回路２ｅ＝２
ｆに保持されているデータＡ１Ｂ１とｃｉＤｉの加算を
行って、パイプライン処理の１段目を完了する。
ｆに保持されているデータＡ１Ｂ１とｃｉＤｉの加算を
行って、パイプライン処理の１段目を完了する。
次に、ＡＬＵ回路５ａの加算結果（ＡｉＢｉ＋Ｃ１Ｄｉ
）をＡＬＵ回路５ｂに出力し、前回の演算結果が保持さ
れているデータ保持回路２ｇのデータをＡＬＵ回路５ｂ
に入力して、このＡＬＵ回路５ｂでデータ保持回路２ｇ
のデータとＡＬＵ回路５ａの演算結果とを加算し、その
加算結果をデータ保持回路２ｇに保持し、パイプライン
処理の２段目を完了する。
）をＡＬＵ回路５ｂに出力し、前回の演算結果が保持さ
れているデータ保持回路２ｇのデータをＡＬＵ回路５ｂ
に入力して、このＡＬＵ回路５ｂでデータ保持回路２ｇ
のデータとＡＬＵ回路５ａの演算結果とを加算し、その
加算結果をデータ保持回路２ｇに保持し、パイプライン
処理の２段目を完了する。
＋ Ｃ１Ｄｉ ）の演算結果をデータ保持回路２ｇに得
ることができる。
ることができる。
なお、上記接続データ制御回路７は消去可能ＲＯＭ、Ｒ
ＡＭなどを使用することができ、また、接続制御回路８
はトランスミッションゲートなどのスイッチ回路で構成
することができる。
ＡＭなどを使用することができ、また、接続制御回路８
はトランスミッションゲートなどのスイッチ回路で構成
することができる。
〔発明の効果〕
以上のように、この発明によれば、それぞれ複数のデー
タ保持回路、乗算回路、ＡＬＵ回路、セレクタ回路、比
較回路の接続は接続データ記憶回路のデータを変えて接
続制御回路のスイッチ回路が切）換わるように任意に設
定可能なように構成したので、パイプライン処理の区切
シが演算に応じて変化できるとともに、実現する演算に
応じて比較演算などを効率的に得られる効果がある。
タ保持回路、乗算回路、ＡＬＵ回路、セレクタ回路、比
較回路の接続は接続データ記憶回路のデータを変えて接
続制御回路のスイッチ回路が切）換わるように任意に設
定可能なように構成したので、パイプライン処理の区切
シが演算に応じて変化できるとともに、実現する演算に
応じて比較演算などを効率的に得られる効果がある。
第１図はこの発明の一実施例によるディジタル演算ＬＳ
Ｉ回路を示すブロック図、第２図は同上実施例をｍａｘ
（Ｃｉ （Ａｉ＋Ｂｉ ） ）の演算回路に応用した回
路図、第３図は同上実施例における接続制御回路の構成
例を示す回路図、第４図は同上実施略図、第５図は従来
のディジタル演算ＬＳＩ回路のブロック図である。 ２ｔ２ａｔ２ｂはデータ保持回路、３，３ａ、３ｂは乗
算回路、４はセレクタ回路、５＊５ａ、５ｂはＡＬＵ回
路、６は比較回路、７は接続データ記憶回路、８は接続
制御回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Ｉ回路を示すブロック図、第２図は同上実施例をｍａｘ
（Ｃｉ （Ａｉ＋Ｂｉ ） ）の演算回路に応用した回
路図、第３図は同上実施例における接続制御回路の構成
例を示す回路図、第４図は同上実施略図、第５図は従来
のディジタル演算ＬＳＩ回路のブロック図である。 ２ｔ２ａｔ２ｂはデータ保持回路、３，３ａ、３ｂは乗
算回路、４はセレクタ回路、５＊５ａ、５ｂはＡＬＵ回
路、６は比較回路、７は接続データ記憶回路、８は接続
制御回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- それぞれデータを保持する複数のデータ保持回路と、少
なくとも一つ以上の算術論理ユニットと、少なくとも一
つ以上の乗算回路と、上記複数のデータ保持回路のうち
の所定のデータ保持回路のデータの比較を行う比較回路
と、少なくとも一つ以上のセレクタ回路と、上記複数の
データ保持回路、上記算術論理ユニット、上記乗算回路
、上記比較回路、上記セレクタ回路のそれぞれ間をスイ
ッチ回路の切換動作により接続切換を行う接続制御回路
と、上記スイッチ回路の接続、非接続の制御を行うため
の接続データを設定して記憶する接続データ記憶回路と
を備えたディジタル演算ＬＳＩ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12515488A JPH01293468A (ja) | 1988-05-23 | 1988-05-23 | ディジタル演算ｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12515488A JPH01293468A (ja) | 1988-05-23 | 1988-05-23 | ディジタル演算ｌｓｉ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293468A true JPH01293468A (ja) | 1989-11-27 |
Family
ID=14903210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12515488A Pending JPH01293468A (ja) | 1988-05-23 | 1988-05-23 | ディジタル演算ｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293468A (ja) |
-
1988
- 1988-05-23 JP JP12515488A patent/JPH01293468A/ja active Pending
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