JPH01291573A - 線密度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像信号のディジタル処理に関し、特に、フ
ァクシミリ装置の線密度変換処理に関する。

従来の技術 従来、この種の線密度変換回路は、主走査方向の１ライ
ン分の画Ｗｆｉをカウント出来るカウンタを備え、この
カウンタの出力値と変換比率に応じて、画素を間引くあ
るいは捕間することで線密度変換を行っていた。

この種の回路の従来例を第３図に示す。

第３図中、イメージバッファ３１は変換対象となる画像
データを一時蓄積する記憶回路である。カウンタ３２は
変換対象である画像データの主走査刃＋ｉｉ＋　１ライ
ン分の画素数をカウントするカウンタである。ＲＯＭ（
ＲＥＡＤ　　０ＮＬＹ　　ＭＥＭＯＲＴ）３３は、カウ
ンタ３２の出力を受け、あらかじめ定めたカウンタ値の
ときにイメージバッファ３１から画像を読み出すための
読み出し要求信号８３１と、記録部３５に対し画像を書
込むための書き込み要求信号Ｓ３２とを出力する固定記
憶回路である。クロック発生回路３４は画像データのサ
ンプリングパルスＳ３４を発生ずる。

記録部３５は書き込み要求信号８３２とサンプリングパ
ルス８３４の論理積回路３７の出力を受けて画像データ
８３３を記録する。

ヒ述した回路構成では、高解像化に伴う主走査方向１９
４７分の画素数が増加していくに従って、カウンタ３２
の出力ビツト数とＲＯＭ３３の大カビ、ト数が増加し、
回路規模が大きくなる。

発明が解決しようとする課題 上述した線密度変換回路は、間引き、あるいは補間の動
作の条件としてカウンタの出力を全て用い、主走査１ラ
イン中の何番目の画素は間引（、あるいは補間を行って
いたので、画像の高解像度化に伴い主走査１ラインの画
素数の増加とともにカウンタの出力ビツト数も増加し、
間引き、補間を行う回路の規模も大きくなるという欠点
がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な線密度変換回路を提
供することにある。

課題を解決するための手段 上記目的を達成する為に、本発明に係る線密度変換回路
は、入力画像の一画素を点とみなしたときに隣り合う２
つの画素の間隔をＮピット（Ｎ：整数）で表現する画素
指定回路と、前記画素指定回路のＮビットの出力のうち
上位Ｎ−Ｉビット（Ｎ＞Ｉ＞Ｏ，Ｉ　：整数）の出力を
受けて画素を決定する画素決定回路とを備えて構成され
る。

実施例 次に本発明をその好ましい一実施例について図面を参則
１しながら具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。

第１図を参照するに、レジスタ１は線密度変換係数を一
時記憶するレジスタ、レジスタ３は出力画素の人力画像
上での画素間の位置情報を一時記憶するレジスタである
。加算器２は、レジスタ１の出力とレジスタ３の出力と
を受けて加算し、その出力をレジスタ３の入力に与えて
いる。固定記憶回路４は、レジスタ３の出力とイメージ
バッファ１５より送出される２画素の情報を受けて決定
画素を出力する。

線密度変換制御部５は、レジスタ１に対して線密度変換
係数信号ＳＩＯを出力し、線密度変換係数信号５１Ｇを
レジスタ１にラッチさせるためのラッチ信号８１１を送
出する。又線密度変換制御部５は、加算ＦＡ２のキャリ
ー出力Ｓ１２を係数し、イメージバッファ１５に対する
ＲＥＡＤアドレス信号Ｓ９を送出し、画データ要求信号
Ｓ８を送出する。画データ要求信号Ｓ８を受けたイメー
ジバッフｙ１５は、２画素のイメージ情報８１３を固定
記憶回路４へ出力する。記録部１７は、キャリー出力８
１２を記録サンプリングクロックとして決定画素Ｓ７を
記録する。

次に、本実施例の動作について説明する。尚、本実施例
はファクシミ’）装置における主走査方向の線密度変換
を行うものである。

第１図のレジスタ１は線密度変換制御部５により線密度
変換係数が設定される。加算器２は、レジスタ１の出力
である線密度変換係数信号Ｓ２とレジスタ３の出力であ
る画素間位置指定信号Ｓ４を加算して、レジスタ３に入
力している。レジスタ１には変換比率を決めている値が
線密度変換係数として与えられる。

レジスタ３と加算器２はループを構成しているから一種
の積算器として動作し、レジスタ１にセットされた線密
度変換係数が次々と加えられた結果がレジスタ３に得ら
れる。従って、レジスタ１加算器２、レジスタ３より構
成される回路は入力画像上における変換後の画素位置情
報を発生する。

本例ではレジスタ１の出力Ｓ２信号は７ビツトであるが
、このビット幅は変換精度によって最適なものを選択す
る。

尚、レジスタ３には入力画像上における画素間の位置情
報のみが得られ、入力画像上の画素そのものを指定する
情報は、加算Ｗ２のキャリー出力を利用して線密度変換
制御部５により係数され、ＲＥＡＤアドレス信号Ｓ９と
してイメージバッファ１５に出力される。

レジスタ３には画素間位置情報として７ビツトの出力Ｓ
４信号が得られるが、固定記憶回路４は前記Ｓ４信号の
７ビツト中の上位４ビツトであるＳ５信号を入力として
決定画素信号Ｓ７に黒（１）又は白（０）を出力する。

レジスタ３の出力Ｓ４信号と固定記憶回路４の入力Ｓ５
信号による画素間位置出し精度と画素決定精度について
第２図を参照して説明する。

第２図中Ａ％Ｂはともに変換前画素を示す。レジスタ１
の出力Ｓ２信号及びレジスタ３の出力Ｓ４信号の意味す
るところは、第２図（１）に示すように画素を点とみな
したときに変換前の２つの画素ＡとＢの間を１２８（＝
　７ビツト）分割した精度での位置を示している。例え
ば変換比率を１２２／１２８倍にしたければレジスタ１
に与える線密度変換係数は１２２（１００進）である。

ここで、第２図（１）のＡの画素を主走査方向第１画素
と考えると、Ａの位置を値“０”としてレジスタ３の出
力Ｓ４は１２２（１０進）ごとに増加していく。

近年のファクシｚ’）装置の処理画像の解像度向上とミ
リ系とインチ系変換等の線密度変換の必要性から変換前
画素間位置出し精度を上げなければならない伏況にある
。このことはレジスタ１の出力ビット数を増加させなけ
ればならないことを意味する。しかしながら、画素決定
（黒か白か）の精度は前記画素間位置出し精度はど必要
はない。

つまり、画素決定の精度は人間の視覚で判別出来る粘度
でよい。第２図を参照して説明すると、画素間を１／１
２８分割した中で、例えば第２図（１）のＡの画素から
１２２番目の画素と１２３番目の画素で黒から白又は白
から黒へ変化する精度で画素決定を行っても、人間の視
覚判別能力を考えたときに細か過ぎてもっと荒い精度で
画素決定を行っても差は出ないし、線密度変換回路の実
現規模も小さくなる。例えば、第１図の固定記憶回路４
の入力を８４信号の７ビツト全部ではなく上位４ビツト
を示すＳ５信号により画素決定を行った結果とＳ４信号
７ビツト全部を使って画素決定を行った結果とを比べて
も人間の視覚では差は判別出来ない。

よって、固定記憶回路４への画素決定用精度はレジスタ
３の出力の画素間位置出し精度より低くすることが可能
となる。第１図の画素決定精度を第２図（２）に示して
いる。この場合には画素間を１６分割して画素決定精度
としている。第１図中の固定記憶回路４にはＳ５信号と
図には書かれていないが変換注目画素の両端の変換前画
素（例えば第２図中のＡとＢ）の二値情報（黒か白）を
入力として決定画素を決定する論理をあらかじめ格納・
してお（。

発明の詳細 な説明したように、本発明によれば、線密度変換におい
て画素位置指定精度より低い画素決定精度を用いる構成
をとることにより線密度変換回路の規模を小さく出来る
効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明の詳細な説明するための図、第３図は従来に
おけるこの種の回路を示すブロック図である。

Claims (1)

【特許請求の範囲】
1. 入力画像の一画素を点とみなしたときに隣り合う２つの
   画素の間隔をＮビット（Ｎ：整数）で表現する画素指定
   回路と、前記画素指定回路のＮビットの出力のうち上位
   Ｎ−Ｉビット（Ｎ＞Ｉ＞０、Ｉ：整数）の出力を受け画
   素を決定する画素決定回路とを含むことを特徴とする線
   密度変換回路。