JPH01291546A - Loop synchronization circuit - Google Patents
Loop synchronization circuitInfo
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- JPH01291546A JPH01291546A JP63120545A JP12054588A JPH01291546A JP H01291546 A JPH01291546 A JP H01291546A JP 63120545 A JP63120545 A JP 63120545A JP 12054588 A JP12054588 A JP 12054588A JP H01291546 A JPH01291546 A JP H01291546A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ループ状に接続した任意のデータ伝送装置間
で情報の伝送を行うループ式データ伝送システムにおい
てループ伝送遅延時間の補正を行うループ同期回路に関
するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a loop data transmission system that performs correction of loop transmission delay time in a loop data transmission system that transmits information between arbitrary data transmission devices connected in a loop. It is related to synchronous circuits.
従来、この種のループ同期回路は、メモリと、ライトブ
トレスカウンタと、リードアドレスカラ／りとからなり
、リードアドレスカウンタを送信々号フレームタイミン
グパルスにてリセットし、ライトアドレスカラ／りを受
信４号フレームタイミングパルスにてリセットする構成
となっていた。Conventionally, this type of loop synchronization circuit consists of a memory, a write address counter, and a read address counter, and resets the read address counter with each transmitted frame timing pulse, and resets the read address counter with each frame timing pulse received. It was configured to be reset at the number frame timing pulse.
しかし、上述した従来のループ同期回路は、受信４号フ
レームタイミングパルスにてライトアドレスカウンタを
リセットするようになっているので、受信４号に異常が
発生し、受信４号フレームタイミングパルスが異常再生
されると、ライトアドレスカウンタが頻繁にリセットさ
れ、メモリの「０」番地近傍のみの書き替えとなり、そ
の残りの大部分は過去のデータが書き込まれた１まとな
る。However, in the conventional loop synchronization circuit described above, the write address counter is reset by the received No. 4 frame timing pulse, so if an abnormality occurs in the received No. 4 frame timing pulse, the received No. 4 frame timing pulse is abnormally reproduced. When this occurs, the write address counter is frequently reset, and only the area near address ``0'' in the memory is rewritten, and most of the rest becomes 1 where past data has been written.
したがって、受信４号に異常が発生しているのにもかか
わらず、送信４号は見掛上正常なデータが出力されてし
まうことがあるという問題があった。Therefore, there is a problem in that apparently normal data may be output from the transmission signal 4 even though an abnormality has occurred in the reception signal 4.
このような問題点を解決するために、本発明のループ同
期回路は、メモリと、ライトアドレスカウンタと、リー
ドアドレスカウンタとからなり、リードアドレスカウン
タを送信４号フレームタイミングパルスにてリセットし
、ライトアドレスカウンタを受信４号フレームタイミン
グパルスにてリセットして、受信４号フレームタイミン
グパルスと前記ライトアドレスカウンタのオーバフロー
パルスとをＡＮＤ （アンド）回路に入力し、このＡＮ
Ｄ回路の出力をモノマルチ回路に入力して、このモノマ
ルチ回路の出力状態によって前記メモリからのリードデ
ータを「０」または「１」に固定するようにしたもので
ある。In order to solve these problems, the loop synchronization circuit of the present invention consists of a memory, a write address counter, and a read address counter, and resets the read address counter with the transmission No. 4 frame timing pulse, The address counter is reset by the received No. 4 frame timing pulse, and the received No. 4 frame timing pulse and the overflow pulse of the write address counter are input to an AND circuit.
The output of the D circuit is input to a mono multi-circuit, and the read data from the memory is fixed at "0" or "1" depending on the output state of the mono-multi circuit.
したがって、本発明においては、受信４号フレームタイ
ミングパルスとライトアドレスカウンタのオーバ７０−
パルスとをＡＮＤ回路でアンドを取り、その出力パルス
の周期をモノマルチ回路５で監視することばより、受信
４号フレームタイミングパルスの周期が正常であるか、
異常であるかを判定することが可能になる。Therefore, in the present invention, when the received No. 4 frame timing pulse and the write address counter exceed 70-
By performing an AND operation with the pulse using an AND circuit and monitoring the cycle of the output pulse using the monomulti circuit 5, it is possible to determine whether the cycle of the received No. 4 frame timing pulse is normal.
It becomes possible to determine whether there is an abnormality.
次に、本発明の実施例について図面を参照して説明する
。図面は、本発明によるループ同期回路の一実施例を示
す回路図である。同図において、１はメモリ回路、２は
ライトアドレスカウンタ回路、３はリードアドレスカウ
ンタ回Ｌ４と６１ｄＡＮＤ回路、５はモノマルチ回路、
Ｔと８はＯＲ回路である。Next, embodiments of the present invention will be described with reference to the drawings. The drawing is a circuit diagram showing one embodiment of a loop synchronization circuit according to the present invention. In the figure, 1 is a memory circuit, 2 is a write address counter circuit, 3 is a read address counter circuit L4 and a 61dAND circuit, 5 is a monomulti circuit,
T and 8 are OR circuits.
す力わち、この実施例が前述した従来例のものと異なる
点は、受信４号フレームタイミングパルスＲＤＦとライ
トアドレスカウンタ回路２のオーバフローパルスとを入
力するＡＮＤ回路４と、このＡＮＤ回路４の出力により
動作するモノマルチ回路５を設け、モノマルチ回路５の
出力によりＡＮＤ回路６を制御してメモリ回路１からの
読み出し信号つまりリードデータを「０」に固定するよ
うにしたことである。The difference between this embodiment and the conventional example described above is that the AND circuit 4 inputs the received No. 4 frame timing pulse RDF and the overflow pulse of the write address counter circuit 2; A mono multi-circuit 5 operated by the output is provided, and the output of the mono multi-circuit 5 controls the AND circuit 6 to fix the read signal, that is, the read data from the memory circuit 1 to "0".
このように構成されたループ同期回路は、受信４号フレ
ームタイミングパルスＲＤＦまたは自らのオーバフロー
パルスでリセット動作するライトアドレスカウンタ回路
２のカウント値をアドレスとして、メモリ回路１に受信
４号ＲＤを書き込み、送信４号フレームタイミングパル
スＴＤＦｉりは自らのオーバフローパルスでリセット動
作するり一ドアドレスカウンタ回路３のカウント値をア
ドレスとするメモリ回路１の内容を送信４号ＴＤとする
ことにより、ループ伝送遅延時間の補正を行なう。この
とき、ライトアドレスカウンタ回路２及びリードアドレ
スカラ／り回路３０カウント容量は送受信信号のフレー
ムビット数に等しく設定されている。したがって、受信
４号フレームタイミングパルスＲＤＦの正常周期とオー
バフローパルスの発生周期とは等しく、かつ同時となる
。The loop synchronization circuit configured in this manner writes the No. 4 reception RD into the memory circuit 1 using the count value of the write address counter circuit 2, which is reset by the No. 4 reception frame timing pulse RDF or its own overflow pulse, as an address. The transmission No. 4 frame timing pulse TDFi is reset by its own overflow pulse, and the loop transmission delay time is set by setting the contents of the memory circuit 1 whose address is the count value of the address counter circuit 3 as the transmission No. 4 TD. Make corrections. At this time, the count capacity of the write address counter circuit 2 and the read address color/return circuit 30 is set equal to the number of frame bits of the transmitted/received signal. Therefore, the normal cycle of the received No. 4 frame timing pulse RDF and the generation cycle of the overflow pulse are equal and simultaneous.
以上のことから、受信４号フレームタイミングパルスＲ
ＤＦとライトアドレスカウンタ回路２のオーバフローパ
ルスとをＡＮＤ回路４でアンドを取り、その出力パルス
の周期をモノマルチ回路５で監視することにより、受信
４号フレームタイミングパルスＲＤＦの周期が正常であ
るか、異常であるかを判定することが可能である。した
がって、モノマルチ回路５の出力信号とメモリ回路１か
らの読み出し信号とをＡＮＤ回路６でアンドを取ること
によシ、受信フレームタイミングパルスＲＤＦの周期耐
異常な場合、送信４号ＴＤを「０」に固定とすることが
できる。From the above, the received No. 4 frame timing pulse R
The AND circuit 4 performs an AND operation on DF and the overflow pulse of the write address counter circuit 2, and the monomulti circuit 5 monitors the period of the output pulse to determine whether the period of the received No. 4 frame timing pulse RDF is normal. , it is possible to determine whether there is an abnormality. Therefore, by ANDing the output signal of the mono multi-circuit 5 and the read signal from the memory circuit 1 in the AND circuit 6, it is possible to set the transmission No. 4 TD to ” can be fixed.
なお、上記の実施例では送信４号ＴＤをｒＯＪに固定す
る場合であったが、「１」に固定してもよい。In addition, in the above embodiment, the transmission No. 4 TD was fixed to rOJ, but it may be fixed to "1".
以上説明したように本発明は、受信４号フレームタイミ
ングパルスの周期を監視し、その周期に異常が生じた場
合に送信４号を「０」ま走は「１」に固定することによ
り、送信４号に見掛上正常なデータが出力されてしまう
ことを防止できる効果がある。As explained above, the present invention monitors the period of the received No. 4 frame timing pulse, and when an abnormality occurs in the period, the transmission No. 4 is fixed at "0" and the maze is fixed at "1". This has the effect of preventing apparently normal data from being output to No. 4.
図面は、本発明の一実施例を示す回路図である。
１・・Φ・メモリ回路、２・−・・ライトアドレスカウ
ンタ回路、３・−・・リードアドレスカウンタ回路、４
，６・・・・ＡＮＤ回路、５・・・・モノマルチ回路、
１，８・・・・ＯＲ回路。The drawing is a circuit diagram showing one embodiment of the present invention. 1..Φ.memory circuit, 2.--.write address counter circuit, 3.-..read address counter circuit, 4.
, 6...AND circuit, 5...mono multi circuit,
1, 8...OR circuit.
Claims (1)
カウンタとからなり、前記リードアドレスカウンタを送
信々号フレームタイミングパルスにてリセットし、前記
ライトアドレスカウンタを受信々号フレームタイミング
パルスにてリセットすることにより、ループ伝送遅延時
間の補正を行うループ同期回路において、受信々号フレ
ームタイミングパルスと前記ライトアドレスカウンタの
オーバフローパルスとをＡＮＤ回路に入力し、該ＡＮＤ
回路の出力をモノマルチ回路に入力して、該モノマルチ
回路の出力にて前記メモリからのリードデータを「０」
または「１」に固定する手段を有することを特徴とする
ループ同期回路。It consists of a memory, a write address counter, and a read address counter, and by resetting the read address counter with every transmitted frame timing pulse and resetting the write address counter with every received frame timing pulse, a loop is established. In the loop synchronization circuit that corrects the transmission delay time, the received frame timing pulse and the overflow pulse of the write address counter are input to an AND circuit, and the AND circuit is input to the AND circuit.
The output of the circuit is input to the mono multi-circuit, and the read data from the memory is set to "0" at the output of the mono-multi circuit.
Or a loop synchronization circuit characterized by having means for fixing to "1".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120545A JPH0691549B2 (en) | 1988-05-19 | 1988-05-19 | Loop synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120545A JPH0691549B2 (en) | 1988-05-19 | 1988-05-19 | Loop synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01291546A true JPH01291546A (en) | 1989-11-24 |
| JPH0691549B2 JPH0691549B2 (en) | 1994-11-14 |
Family
ID=14788953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120545A Expired - Lifetime JPH0691549B2 (en) | 1988-05-19 | 1988-05-19 | Loop synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691549B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731577U (en) * | 1980-07-31 | 1982-02-19 | ||
| JPS6042957A (en) * | 1983-08-19 | 1985-03-07 | Sanyo Electric Co Ltd | Detecting circuit of frame synchronizing signal |
| JPS6158348A (en) * | 1984-08-30 | 1986-03-25 | Fujitsu Ltd | Frame synchronization system |
-
1988
- 1988-05-19 JP JP63120545A patent/JPH0691549B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731577U (en) * | 1980-07-31 | 1982-02-19 | ||
| JPS6042957A (en) * | 1983-08-19 | 1985-03-07 | Sanyo Electric Co Ltd | Detecting circuit of frame synchronizing signal |
| JPS6158348A (en) * | 1984-08-30 | 1986-03-25 | Fujitsu Ltd | Frame synchronization system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691549B2 (en) | 1994-11-14 |
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