JPH01289154A - Semiconductor integrated circuit device and manufacture thereof - Google Patents

Semiconductor integrated circuit device and manufacture thereof

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JPH01289154A
JPH01289154A JP63119018A JP11901888A JPH01289154A JP H01289154 A JPH01289154 A JP H01289154A JP 63119018 A JP63119018 A JP 63119018A JP 11901888 A JP11901888 A JP 11901888A JP H01289154 A JPH01289154 A JP H01289154A
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JP
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layer
poly
capacitor
capacitor cell
substrate
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JP63119018A
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Japanese (ja)
Inventor
Junichi Ishikawa
順一 石川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Abstract

PURPOSE:To make a semiconductor integrated circuit device to augment the effective area of a capacitor by a method wherein the surface of an electrode is etched using an etching liquid, whose etching rate is different in crystal grains and crystal grain boundaries, which are made of a polycrystalline material to form a fine rough part. CONSTITUTION:An impurity is diffused in a prescribed region of the surface of an Si substrate 301 to form a diffused region 302 and after an SiO2 layer 104 is deposited thereon, the SiO2 layer 304 on the region 302 is removed and a poly Si layer 305 is deposited on the whole surface of the substrate to constitute a first counter electrode of a capacitor cell. Moreover, the surface of the layer 305 is etched using an etching liquid, whose etching rate is different in polysilicon crystal grains and polysilicon crystal grain boundaries, to form a rough part 306 on the whole surface of the layer 305. Then, an SiO2 layer 307 is formed by a CVD method and a poly Si layer 108 is deposited on the whole surface of the layer 307 to form a second counter electrode of the capacitor cell. Moreover, an aperture 309 is formed on the region 302 to deposit a poly Si layer 310 and the surfaces of the layers 308 and 310 are etched using an etching liquid. Whose etching rate is different in polysilicon crystal grains and polysilicon crystal grain boundaries, to form a rough part 311 on the surfaces of the layers 108 and 310.

Description

【発明の詳細な説明】 〔概要〕 ＤＲＡＭを構成するキャパシタ・セルおよびその製造方
法に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a capacitor cell constituting a DRAM and a method for manufacturing the same.

小さな領域で大きなキャパシタ容量が得られるようにす
ることを目的とし。The purpose is to obtain large capacitor capacity in a small area.

キャパシタ・セルを構成する電極の材料として。As a material for electrodes that make up capacitor cells.

多結晶材料を用い、多結晶材料の結晶粒と結晶粒界とで
エツチング速度が異なるエツチング液を用いてキャパシ
タ・セルを構成する電極の表面をエツチングして微細な
凹凸部を形成するように構成する。A structure in which a polycrystalline material is used and the surface of the electrode constituting the capacitor cell is etched to form fine irregularities using an etching solution that has different etching rates for the crystal grains and grain boundaries of the polycrystalline material. do.

Ｃ産業上の利用分野〕 本発明は、半導体集積回路装置およびその製造方法、特
にＤＲＡＭを構成するキャパシタ・セルおよびその形成
方法に関する。C. Industrial Application Field] The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and particularly to a capacitor cell constituting a DRAM and a method for forming the same.

ＤＲＡＭは、１個のトランジスタと１個のキャパシタ・
セルからなるメモリ・セルを集積した構造をしている。DRAM consists of one transistor and one capacitor.
It has a structure in which memory cells are integrated.

最近のＤＲＡＭの高集積化の要求に伴い、より小さなサ
イズのキャパシタ・セルが必要とされている。With the recent demand for higher integration of DRAMs, smaller sized capacitor cells are required.

このため、より小さなスペースでキャパシタの容量を大
きくするための手段として、キャパシタの表面積を拡げ
る方法が考えられている。Therefore, as a means to increase the capacitance of a capacitor in a smaller space, methods of increasing the surface area of the capacitor have been considered.

この方法を用いた構造として、キャパシタを半導体基板
の上部に設けたスタックド・キャパシタ・セルやキャパ
シタを半導体基板の内部に設けたトレンチ・キャパシタ
・セルが現在用いられている。As structures using this method, stacked capacitor cells in which a capacitor is provided on the top of a semiconductor substrate and trench capacitor cells in which a capacitor is provided inside a semiconductor substrate are currently used.

しかしながら、今後、より高度な微細化に対処するため
に、より微小な領域で充分なキャパシタ容量を得る工夫
が必要とされている。However, in order to cope with more advanced miniaturization in the future, it will be necessary to devise ways to obtain sufficient capacitance in a smaller area.

〔従来の技術〕[Conventional technology]

（従来例１） 第１１図は、従来例１を示す図である。 (Conventional example 1) FIG. 11 is a diagram showing conventional example 1.

この図は、スタックド・キャパシタ・セルの例を示して
いる。This figure shows an example of a stacked capacitor cell.

第１１図において５４０１はＳｉ基板、４０２はフィー
ルド酸化膜、４０３はソース領域、４０４はドレイン領
域、４０５はゲート電ｆｉ、４０６はＣＶＤ−５１０ｇ
膜、４０７はポリＳｉ層、４０８はポ’ＪＳｉ層、　　
４０９はＣＶ　Ｄ−３ｉｆｔ膜、４１０はＮ配線である
。In FIG. 11, 5401 is a Si substrate, 402 is a field oxide film, 403 is a source region, 404 is a drain region, 405 is a gate electric field fi, and 406 is a CVD-510g
407 is a poly-Si layer, 408 is a poly-JSi layer,
409 is a CV D-3ift film, and 410 is an N wiring.

Ｓｉ基Ｆｉ、４０１は、フィールド酸化膜４０２により
各メモリ・セルに区画されている。The Si-based Fi 401 is partitioned into each memory cell by a field oxide film 402.

メモリ・セル用のＭｏＳトランジスタは、Ｓｉ基板４０
１の表面に形成された。ソース領域４０３゜ドレイン領
域４０４およびゲート電極４０５から構成されている。MoS transistors for memory cells are fabricated on a Si substrate 40.
Formed on the surface of 1. It consists of a source region 403, a drain region 404, and a gate electrode 405.

ゲート電極４０５の材料としては、ポリＳｔ、金属、金
属のシリサイドなどが用いられる。As the material of the gate electrode 405, polySt, metal, metal silicide, etc. are used.

メモリ・セル用のキャパシタ・セルは、２１ｉの対向す
るポリＳｉ層４０７および４０８をキャパシタ電極とし
て構成され、ＣＶＤ５ｉＯ１膜４０９の中に形成されて
いる。A capacitor cell for a memory cell is formed in a CVD5iO1 film 409, with 21i opposing poly-Si layers 407 and 408 serving as capacitor electrodes.

（従来例２） 第１２図は、従来例２を示す図ぞある。(Conventional example 2) FIG. 12 is a diagram showing conventional example 2.

この図は、トレンチ・キャパシタ・セルの例を示してい
る。This figure shows an example of a trench capacitor cell.

第１２図において、５０１はＳｉ基板、５０２はソース
領域、５０３はドレイン領域、５０４はゲート電極、５
０５はトレンチ部、５０６はＳｔｏｗ／５ｉＪａ／５ｉ
Ｏｉの３層構造からなる層間絶縁膜、５０７はポリＳｉ
層、５０８はＣＶ　Ｄ　−３ｔｏｗ、　　５０９はＮｉ
ｋ！線である。In FIG. 12, 501 is a Si substrate, 502 is a source region, 503 is a drain region, 504 is a gate electrode, and 502 is a source region.
05 is the trench part, 506 is Stow/5iJa/5i
An interlayer insulating film consisting of a three-layer structure of Oi, 507 is a poly-Si
layer, 508 is CV D-3tow, 509 is Ni
k! It is a line.

メモリ・セル用のＭｏ３）ランジスタは、　Ｓｉ基板５
０１の表面に形成された。ソース領域５０２゜ドレイン
領域５０３およびゲート電極５０４から構成されている
。ゲート電極５０４の材料としては、ポリＳｔ、金属、
金属のシリサイドなどが用いられる。Mo3) transistor for memory cell is Si substrate5
Formed on the surface of 01. It consists of a source region 502, a drain region 503, and a gate electrode 504. Materials for the gate electrode 504 include polySt, metal,
Metal silicide etc. are used.

メモリ・セル用のキャパシタは、　５Ｉｉ４Ｎ　５０１
に掘られ、内面に眉間絶縁膜５０６が形成された溝状の
トレンチ部５０５の内部に充填されたポリＳｉ層５０７
とＳｉ基板５０１とで対向電極を形成して構成されてい
る。The capacitor for the memory cell is 5Ii4N 501
A poly-Si layer 507 is filled inside a groove-shaped trench portion 505 that has been dug and has a glabella insulating film 506 formed on its inner surface.
and a Si substrate 501 to form a counter electrode.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のＤＲＡＭ用のキャパシタ・セルでは、高集積化が
進むとキャパシタ容量が充分でないという問題があった
。Conventional capacitor cells for DRAMs have had the problem of insufficient capacitance as the degree of integration increases.

本発明は、小さな領域で大きなキャパシタ容量が得られ
る。ＤＲＡＭを構成するキャパシタ・セルおよびその形
成方法からなる半導体集積回路装置およびその製造方法
を提供することを目的とする。According to the present invention, a large capacitor capacity can be obtained in a small area. It is an object of the present invention to provide a semiconductor integrated circuit device including a capacitor cell constituting a DRAM and a method for forming the same, and a method for manufacturing the same.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的を達成するために１本発明の半導体集積回路
装置およびその製造方法は、キャパシタ・セルを構成す
る電極の材料として、多結晶材料を用い、多結晶材料の
結晶粒と結晶粒界とでエツチング速度が異なるエツチン
グ液を用いてキャパシタ・セルを構成する電極の表面を
エツチングして微細な凹凸部を形成するように構成する
。In order to achieve the above objects, the present invention provides a semiconductor integrated circuit device and a method for manufacturing the same, in which a polycrystalline material is used as a material for an electrode constituting a capacitor cell, and crystal grains and grain boundaries of the polycrystalline material are The surface of the electrode constituting the capacitor cell is etched using etching solutions having different etching speeds to form fine irregularities.

〔作用〕[Effect]

本発明のキャパシタ・セルを有する半導体集積回路装置
は、キャパシタ・セルを構成する電極の表面に微細な凹
凸部が形成されているので、電極の表面積が大きくなり
、したがって、キャパシタ容量を大きくすることができ
る。In the semiconductor integrated circuit device having a capacitor cell according to the present invention, fine irregularities are formed on the surface of the electrode constituting the capacitor cell, so the surface area of the electrode becomes large, and therefore, the capacitor capacity can be increased. I can do it.

第２の発明は、このキャパシタ・セルを有する半導体集
積回路装置の製造方法を提供するものである。A second invention provides a method of manufacturing a semiconductor integrated circuit device having this capacitor cell.

すなわち１本発明のキャパシタ・セルを有する半導体集
積回路装置は、キャパシタ・セルを構成する電極の材料
として、多結晶材料を用い、多結晶材料の結晶粒と結晶
粒界とでエツチング速度が異なるエソチンダ液を用いて
キャパシタ・セルを構成する電極の表面をエツチングし
て微細な凹凸部を形成することにより製造される。Specifically, the semiconductor integrated circuit device having a capacitor cell according to the present invention uses a polycrystalline material as the material of the electrode constituting the capacitor cell, and etching rate is different between crystal grains and grain boundaries of the polycrystalline material. It is manufactured by etching the surface of the electrode constituting the capacitor cell using a liquid to form fine irregularities.

（実施例〕 （実施例１） 第１図は、実施例１を示す図である。(Example〕 (Example 1) FIG. 1 is a diagram showing a first embodiment.

本実施例は１本発明をスタックド・キャパシタ・セルに
適用した例である。This embodiment is an example in which the present invention is applied to a stacked capacitor cell.

第１図において、１０１はＳｉ基板、１０２はフィール
ド酸化膜、１０３はソース領域、１０４はドレイン領域
、１０５はゲート電極、１０６はＣＶＤ　−５ｉＯｚ、
　　１０７はポリＳｉ層、１０８は凹凸部。In FIG. 1, 101 is a Si substrate, 102 is a field oxide film, 103 is a source region, 104 is a drain region, 105 is a gate electrode, 106 is a CVD-5iOz,
107 is a poly-Si layer, and 108 is an uneven portion.

１０９はポリＳｉ層、１１０は凹凸部、１１１はＣＶ　
Ｄ−Ｓｉ０□、１１２はＮ配線である。109 is a poly-Si layer, 110 is an uneven portion, 111 is a CV
D-Si0□, 112 is an N wiring.

Ｓｉ基板ｌｏｔは、フィールド酸化膜１０２により各メ
モリ・セルに区画されている。The Si substrate lot is divided into memory cells by field oxide films 102.

メモリ・セル用のＭＯＳ）ランジスタは、Ｓｉ基板１０
１の表面に形成された。ソース領域１０３゜ドレイン領
域１０４およびゲート電極１０５から構成されている。A MOS transistor for a memory cell is a Si substrate 10.
Formed on the surface of 1. It consists of a source region 103, a drain region 104, and a gate electrode 105.

ゲート電極１０５の材料としては、ポリＳ１．金属、金
属のシリサイドなどが用いられる。The material of the gate electrode 105 is polyS1. Metals, metal silicides, etc. are used.

メモリ・セル用のキャパシタ・セルは、２層の対向する
ポリＳｉ層１０７および１０９をキャパシタ電極として
構成され、ＣＶＤ−３ｌｏｚ膜１１１の中に形成されて
いる。A capacitor cell for a memory cell is constructed of two opposing poly-Si layers 107 and 109 as capacitor electrodes, and is formed in a CVD-3loz film 111.

キャパシタ・セルの対向電極を構成するポリＳｉ層１０
７および１０９の表面には微細な凹凸部１０８およびｌ
ｌＯが形成されおり、これにより。Poly-Si layer 10 forming the counter electrode of the capacitor cell
7 and 109 have fine irregularities 108 and l.
lO is formed, and this causes.

ポリ５ｉＮ１０７および１０９の表面積を増大させ。Increased surface area of poly 5iN 107 and 109.

キャパシタ容量を大きくしている。The capacitor capacity is increased.

（実施例２） 第２図は、実施例２を示す図である。(Example 2) FIG. 2 is a diagram showing a second embodiment.

本実施例は１本発明をトレンチ・キャパシタ・セルに適
用した例である。This embodiment is an example in which the present invention is applied to a trench capacitor cell.

第２図において、２０１はＳｉ基板、２０２はソース領
域、２０３はドレイン領域、２０４はゲート電極、２０
５はトレンチ部、２０６は５ｉｏｘ／５ｉｓＮ４／５ｉ
（ｈの３層構造からなる眉間絶縁膜、２０７はポリＳｉ
層、２０日は凹凸部、２０９はＣＶＤ・Ｓｉｎｇ、　　
２１０はＮ配線である。In FIG. 2, 201 is a Si substrate, 202 is a source region, 203 is a drain region, 204 is a gate electrode, 20
5 is the trench portion, 206 is 5iox/5isN4/5i
(207 is a poly-Si
layer, 20th is uneven part, 209 is CVD・Sing,
210 is an N wiring.

メモリ・セル用のＭＯＳ）ランジスタは、Ｓｔｉ板２０
１の表面に形成された。ソース領域２０２゜ドレイン領
域２０３およびゲート電極２０４から構成されている。MOS) transistor for memory cell is Sti plate 20
Formed on the surface of 1. It is composed of a source region 202, a drain region 203, and a gate electrode 204.

ゲート電極２０４の材料としては、ポリＳｉ、金属、金
属のシリサイドなどが用いられる。As the material of the gate electrode 204, poly-Si, metal, metal silicide, etc. are used.

メモリ・セル用のキャパシタは、　Ｓｉ基板２０１に掘
られ、内面に眉間絶縁膜２０６が形成された溝状のトレ
ンチ部２０５の内部に充填されたポリＳｉ層２０７とＳ
ｉ基板２０１とで対向電極を形成して構成されている。A capacitor for a memory cell is made of a poly-Si layer 207 and an S layer filled in a groove-shaped trench portion 205 that is dug in a Si substrate 201 and has a glabella insulating film 206 formed on the inner surface.
A counter electrode is formed with the i-substrate 201.

キャパシタ・セルの対向電極を構成する。トレンチ部２
０５の内部に充填されたポリＳｉ層２０７の表面には微
細な凹凸部２０８が形成されマおり。Constitutes the counter electrode of the capacitor cell. Trench part 2
Fine irregularities 208 are formed on the surface of the poly-Si layer 207 filled inside the 05.

これにより、ポリＳｉ層２０７表面積を増大させ。This increases the surface area of the poly-Si layer 207.

キャパシタ容量を大きくしている。The capacitor capacity is increased.

（製造方法） 第３図〜第１０図は２本発明の半導体集積回路装置の製
造方法を各工程順に示す図である。(Manufacturing Method) FIGS. 3 to 10 are diagrams showing the method of manufacturing a semiconductor integrated circuit device of the present invention in order of each step.

本製造方法は１本発明の製造方法をスタックド・キャパ
シタ・セルの製造方法に通用した例である。This manufacturing method is an example in which the manufacturing method of the present invention is applied to a method for manufacturing a stacked capacitor cell.

第３図〜第１０図において、３０１はＳｉｉ板。In FIGS. 3 to 10, 301 is a Sii plate.

３０２は拡散領域、　　３０４ハＣＶＤ−５ｉＯｔ、　
　３０５はポリＳｉ層、３０６は凹凸部１３０７はＣＶ
Ｄ・Ｓｉｎｇ、　　３０８はポリＳｉ層、３０９は開孔
部、３１Ｏはボ’）Ｓｉ＃　　３１１４；！凹凸部、３
１２はｃＶＤ−３ｉ島である。302 is a diffusion region, 304 is CVD-5iOt,
305 is a poly-Si layer, 306 is an uneven portion 1307 is a CV
D. Sing, 308 is a poly-Si layer, 309 is an opening, 31O is a hole') Si# 3114;! Uneven part, 3
12 is a cVD-3i island.

以下、第３図〜第１０図を用いて、各工程を説明する。Each process will be explained below using FIGS. 3 to 10.

（工程１．第３図参照） Ｓｉ基板３０１の表面の所定の領域に不純物を拡散する
ことにより拡散領域３０２を形成する。(Step 1. See FIG. 3) A diffusion region 302 is formed by diffusing impurities into a predetermined region of the surface of the Si substrate 301.

次いで、　Ｓｉ基板３０１の上にＣＶＤ法によりＳｉ０
□３０４を数１０００人の厚さに堆積させた後。Next, Si0 is deposited on the Si substrate 301 by the CVD method.
□After depositing 304 to a thickness of several thousand people.

エツチングにより拡散領域３０２の上のＣＶＤ・ＳｉＯ
□膜３０４を除去する。CVD/SiO on the diffusion region 302 by etching.
□Remove the film 304.

さらに、基板の表面全体にポリ５ｉＪｉ３０５を２００
０〜３０００人の厚さに堆積させる。Furthermore, 200% poly 5iJi305 was applied to the entire surface of the board.
Deposit to a thickness of 0-3000 people.

このポリＳｉ層３０５はキャパシタ・セルの第１の対向
電極を構成する。This poly-Si layer 305 constitutes the first counter electrode of the capacitor cell.

（工程２．第４図参照） ポリＳｉの結晶粒と結晶粒界とでエツチング速度が異な
るエツチング液１例えば、ダッシュ・エツチング液（Ｄ
ａｓｈ　；　１１に１０　ｃｃ、　ＨＮＯｓ：　３０　
ｃｃ。(Process 2. See Figure 4) Etching solution 1, which has different etching speeds for poly-Si crystal grains and grain boundaries. For example, Dash etching solution (D
ash; 10 cc in 11, HNOs: 30
cc.

ＣＨ３ＣＯ０Ｈ：　１２０　ｃｃ）を用いてポリＳｉ層
３０５の表面をエツチングして、ポリ５ｉＷ１３０５の
表面全体に凹凸部３０６を形成する。The surface of the poly-Si layer 305 is etched using CH3CO0H (120 cc) to form an uneven portion 306 on the entire surface of the poly-5iW1305.

（工程３．第５図参照） 基板の表面全体にＣＶＤ法によりＳｉＯ２を約４０００
人の厚さに堆積させる。(Process 3. See Figure 5) Approximately 4,000 ml of SiO2 is deposited on the entire surface of the substrate using the CVD method.
Deposit to the thickness of a person.

（工程４．第６図参照） 基板の表面全体にポリＳｉ層３０８を２０００〜３００
０人の厚さに堆積させる。(Step 4. See Figure 6) A poly-Si layer 308 with a thickness of 2,000 to 300 nm is applied to the entire surface of the substrate.
Deposit to a thickness of 0 people.

このポリＳｉ層３０８は、キャパシタ・セルの第２の対
向電極を構成する。This poly-Si layer 308 constitutes the second counter electrode of the capacitor cell.

（工程５．第７図参照） ＲｒＥ（反応性イオン・エツチング）などの異方性ドラ
イ・エツチング法により、拡散領域３０２の上のポリＳ
ｉ３０８．　　ＣＶＤ−５ｉＯｚ膜３０７゜ポリＳｉ層
３０５を除去して、開孔部３０９を形成する。(Step 5, see Figure 7) PolyS on the diffusion region 302 is etched by an anisotropic dry etching method such as RrE (reactive ion etching).
i308. CVD-5iOz film 307° poly-Si layer 305 is removed to form opening 309.

（工程６．第８図参照） 開化部３０９の内面にポリ５ｉｉ３１０を２０００〜３
０００人の厚さに堆積させる。(Step 6. See Figure 8) Poly 5ii310 is coated with 2000-3
Deposit to a thickness of 0,000 people.

（工程７．第９図参照） ポリＳｉの結晶粒と結晶粒界とでエツチング速度が異な
るエツチング液１例えば、ダッシュ・エツチング液（Ｄ
ａｓｈ　；　ＩＦ：　　１０　ｃｃ、　ＨＮＯｘ：　　
３０　ｃｃ。(Step 7. Refer to Figure 9) Etching liquid 1, which has different etching speeds between crystal grains and grain boundaries of poly-Si. For example, Dash etching liquid (D
ash; IF: 10 cc, HNOx:
30cc.

ＣＨｓＣＯＯＨ：　１２０　ｃｃ）　、セコ・エツチン
グ液（Ｓｅｃｃｏ　；）ＩＦ：　　１００　ｃｃ、　Ｋ
１Ｃｒ＊Ｏ：　０．１５モル１５０ｃｃ水溶液）などの
エツチング液を用いてポリ５ｉＮ３０Ｂおよび３１０の
表面をエツチングして、ポリＳｉ層３０８および３１０
の表面全体に凹凸部３１１を形成する。CHsCOOH: 120 cc), Secco etching liquid (Secco ;) IF: 100 cc, K
The surfaces of poly 5iN 30B and 310 are etched using an etching solution such as 1Cr*O (0.15 mol 150 cc aqueous solution) to form poly Si layers 308 and 310.
An uneven portion 311 is formed on the entire surface.

（工程８．第１Ｏ図参照） 最後に、基板の表面全体にＣＶＤ法により５ｉ０２膜３
１２を約５０００人の厚さに堆積させる。(Step 8. Refer to Figure 1O) Finally, the entire surface of the substrate is coated with a 5i02 film 3 by CVD method.
12 to a thickness of about 5000.

以上に説明した工程を経ることにより、スタックド・キ
ャパシタ・セルが完成する。A stacked capacitor cell is completed through the steps described above.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、従来と同一のスペースで従来よりはる
かに大きなキャパシタ容量を有するキャパシタ・セルを
得ることができる。According to the present invention, a capacitor cell having a much larger capacitance than the conventional one can be obtained in the same space as the conventional one.

また１本発明ではキャパシタ・セルを構成する対向電極
の表面に微細な凹凸部を形成したので。In addition, in the present invention, fine irregularities are formed on the surface of the counter electrode constituting the capacitor cell.

キャパシタの実効面積を従来のものに比べて大きくする
ことができる。概算によれば９本発明によると、キャパ
シタの実効面積は従来のものに比べて、数１０％〜２０
０％程度増加する。したがって、キャパシタ・セルに要
するスペースを小さくすることが可能になり、半導体集
積回路装置をより微細化することができるようになる。The effective area of the capacitor can be increased compared to conventional capacitors. According to rough calculations,9 According to the present invention, the effective area of the capacitor is several 10% to 20% larger than that of conventional capacitors.
Increases by approximately 0%. Therefore, it becomes possible to reduce the space required for the capacitor cell, and it becomes possible to further miniaturize the semiconductor integrated circuit device.

さらに、第２の発明では、キャパシタ・セルを構成する
対向電極の表面に微細な凹凸部を形成するための具体的
な方法を提供しているので、それに従えば、容易にキャ
パシタ・セルを構成する対向電極の表面に微細な凹凸部
を形成することができる。Furthermore, the second invention provides a specific method for forming fine irregularities on the surface of the counter electrode that constitutes the capacitor cell, so if you follow the method, you can easily configure the capacitor cell. Fine unevenness can be formed on the surface of the counter electrode.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は実施例１を示す図、第２図は実施例２を示す図
、第３図〜第１Ｏ図は本発明の製造方法の各工程を示す
図、第１１図は従来例１を示す図。 第１２図は従来例２を示す図である。 第１図において １０１：Ｓｉ基板 １０２：フィールド酸化膜 １０３：ソース領域 １０４ニドレイン領域 １０５：ゲート電極 １０６　：　ＣＶＤ　　５ｉＯｚ １０７：ポリＳｉ層 １０８：凹凸部 １０９：ポリＳｉ層 １１０：凹凸部 １１１　：　ＣＶＤ　　Ｓｉｎｇ ｌ　１２　：ＡＩ配線 第２図において ２０１：Ｓｉ基板 ２０２：ソース領域 ２０３ニドレイン領域 ２０４：ゲート電極 ２ＯＳ：＋−レンチ部 ２０６：層間絶縁膜 ２０７：ポリＳｉ層 ２０８：凹凸部 ２０９　：　ＣＶＤ−３ｉＯｔ ２１０：／Ｖｅｉ！、線FIG. 1 is a diagram showing Example 1, FIG. 2 is a diagram showing Example 2, FIGS. 3 to 1O are diagrams showing each step of the manufacturing method of the present invention, and FIG. Figure shown. FIG. 12 is a diagram showing conventional example 2. In FIG. 1, 101: Si substrate 102: Field oxide film 103: Source region 104 Ni-drain region 105: Gate electrode 106: CVD 5iOz 107: Poly-Si layer 108: Uneven portion 109: Poly-Si layer 110: Uneven portion 111: CVD Sing l 12: AI wiring in Figure 2 201: Si substrate 202: Source region 203 Ni-drain region 204: Gate electrode 2OS: +-wrench portion 206: Interlayer insulating film 207: Poly-Si layer 208: Uneven portion 209: CVD-3iOt 210 :/Vei! ,line

Claims (2)

【特許請求の範囲】[Claims] （１）キャパシタ・セルを有する半導体集積回路装置に
おいて、 キャパシタ・セルを構成する電極（１０７、１０９、２
０７）の表面に微細な凹凸部（１０８、１１０、２０８
）を形成したことを特徴とする半導体集積回路装置。(1) In a semiconductor integrated circuit device having a capacitor cell, the electrodes (107, 109, 2
07) fine irregularities (108, 110, 208) on the surface.
). A semiconductor integrated circuit device comprising: （２）キャパシタ・セルを有する半導体集積回路装置の
製造方法において、 キャパシタ・セルを構成する電極（３０５、３０８、３
１０）の材料として、多結晶材料を用い、多結晶材料の
結晶粒と結晶粒界とでエッチング速度が異なるエッチン
グ液を用いてキャパシタ・セルを構成する電極（３０５
、３０８、３１０）の表面をエッチングして微細な凹凸
部（３０６、３１１）を形成する ことを特徴とする半導体集積回路装置の製造方法。(2) In a method of manufacturing a semiconductor integrated circuit device having a capacitor cell, the electrodes (305, 308, 3
10) A polycrystalline material is used as the material for the electrode (305
, 308, 310) to form fine irregularities (306, 311).
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133953A (en) * 1988-07-08 1990-05-23 Eliyahou Harari Sidewall electrostatic capacitor dram cell
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