JPH01279310A - Holding device - Google Patents
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- JPH01279310A JPH01279310A JP63109440A JP10944088A JPH01279310A JP H01279310 A JPH01279310 A JP H01279310A JP 63109440 A JP63109440 A JP 63109440A JP 10944088 A JP10944088 A JP 10944088A JP H01279310 A JPH01279310 A JP H01279310A
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- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000003503 early effect Effects 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Processing Of Color Television Signals (AREA)
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電圧レベルの保持に使用されるホールド装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a holding device used for holding voltage levels.
従来の技術
第2図はテレビジョン受像機のキラー検波回路で使用さ
れている従来のホールド装置を示す。トランジスタQl
、 Q2のベースには色信号〔第3図(a)参照〕が
加えられ、トランジスタQ8. Q4. Q5. Q6
のベースには色信号のバースト信号Bに同期した色副搬
送波信号が加えられている。トランジスタQ7と抵抗R
1はトランジスタQ1〜Q6で形成される差動増幅器1
の電流源で、トランジスタQ7のベースにはバースト信
号期間だけ“H”レベルに反転する第8図(b)に示す
ようなパーストゲートパルスBPが与えられて電流源を
導通させる。バースト信号期間にトランジスタQ8〜Q
6のベースに与えられた色副搬送波信号と、トランジス
タQl 、 Q2のベースに与えられた色信号のクロマ
バーストは検波されて、第8図(c)に示すようなバー
スト検波電流が流れる。BACKGROUND OF THE INVENTION FIG. 2 shows a conventional hold device used in a killer detection circuit of a television receiver. Transistor Ql
, Q2, a color signal [see FIG. 3(a)] is applied to the base of transistor Q8. Q4. Q5. Q6
A color subcarrier signal synchronized with the burst signal B of the color signal is added to the base of the color signal. Transistor Q7 and resistor R
1 is a differential amplifier 1 formed by transistors Q1 to Q6.
A burst gate pulse BP as shown in FIG. 8(b), which is inverted to the "H" level only during the burst signal period, is applied to the base of the transistor Q7 to make the current source conductive. Transistors Q8-Q during the burst signal period
The chroma burst of the color subcarrier signal applied to the base of transistors Q1 and Q2 and the chroma burst of the color signals applied to the bases of transistors Ql and Q2 are detected, and a burst detection current flows as shown in FIG. 8(c).
トランジスタQB 、 Q5のコレクタとトランジスタ
Q4.Q6のコレクタには逆相の検波信号が現われる。The collectors of transistors QB, Q5 and transistor Q4. A detection signal of opposite phase appears at the collector of Q6.
トランジスタQ8 、 Q5のコレクタは、能動負荷回
路としてのカレントミラー回路2の入力に接続されてい
る。カレントミラー回路2はトランジスタQ8.Q9で
構成されており、トランジスタQ4.Q6のコレクタは
カレントミラー回路2の出力としての前記トランジスタ
Q9のコレクタに接続されている。The collectors of transistors Q8 and Q5 are connected to the input of a current mirror circuit 2 as an active load circuit. Current mirror circuit 2 includes transistor Q8. Q9, transistors Q4. The collector of Q6 is connected to the collector of the transistor Q9 as the output of the current mirror circuit 2.
カレントミラー回路2の作用によって、トランジスタQ
9のコレクタにはトランジスタQB 、 Q5と同じ値
の電流が流れ、差動増幅器1の出力に接続されたコンデ
ンサCを充電する。パーストゲート期間の外はトランジ
スタQ7がオフ状態となるため、トランジスタQ4 、
Q6・Q9がオフしてコンデンサCの充放電電流が無
くなり、ホールド状態となる。コンデンサCでホールド
された電圧は、エミッタフォロワ接続されたトランジス
タQIOを介して、そのエミッタから端子8を介して取
り出される。Due to the action of current mirror circuit 2, transistor Q
A current having the same value as that of the transistors QB and Q5 flows through the collector of the transistor 9, and charges the capacitor C connected to the output of the differential amplifier 1. Since transistor Q7 is in an off state outside the burst gate period, transistor Q4,
Q6 and Q9 are turned off, and the charging/discharging current of capacitor C disappears, resulting in a hold state. The voltage held by the capacitor C is taken out from its emitter via a terminal 8 via a transistor QIO connected as an emitter follower.
従来、この回路は集積回路で構成されており、第2図で
は4が集積回路の内部を表わしている。Conventionally, this circuit is constructed of an integrated circuit, and in FIG. 2, 4 represents the inside of the integrated circuit.
従来、コンデンサCは外部接続用の端子5を介して集積
回路の外部に大容量のものを外付けにして構成されてい
る。Conventionally, the capacitor C is constructed by attaching a large capacitance externally to the integrated circuit via an external connection terminal 5.
発−が解決しようとする課題
近年の集積回路技術の発達は目ざましく、コンデンサC
を集積回路の内部4に取り込むことが行われるようにな
っている。外付の場合にはコンデンサCとしては数μF
の大容量が用いられていたが、内蔵される場合にはせい
ぜい数+PFの小容量のものしか使えないものである。Problems to be solved by integrated circuit technology In recent years, the development of integrated circuit technology has been remarkable.
is now being incorporated into the internal part 4 of the integrated circuit. In the case of external connection, the capacitor C should be several μF.
A large-capacity device was used, but if it is built-in, only a small capacity device of several + PF can be used at most.
そのため、従来では余り問題にならなかったトランジス
タQIOのベース電流が問題になってくる。・
このトランジスタQIOのベース電流によるコンデンサ
Cの保持電圧の低下の補償のために、従来ではカレント
ミラー回路2とは別に第4図に示すようなもう1つのカ
レントミラー回路6が設けられている。第4図において
は、トランジスタQIOのベース電流を補償するために
トランジスタQIOにトランジスタQllを縦続接続し
、トランジスタQllのベース電流をトランジスタQ1
2のコレクタ、つまりカレントミラー回路6の入力に接
続し、トランジスタQllのベース電流と等しい電流を
カレントミラー回路6の出力からコンデンサCに充電し
てトランジスタQIOのベース電流を補償している。こ
のカレントミラー回路6ではトランジスタQ12 、
Q18のアーリー効果による電流誤差をなくすためにト
ランジスタQ14を設けてトランジスタQ12のコレク
ターベース間の電圧を一定にしている。Therefore, the base current of the transistor QIO, which has not been a problem in the past, becomes a problem. - In order to compensate for the drop in the holding voltage of the capacitor C due to the base current of the transistor QIO, another current mirror circuit 6 as shown in FIG. 4 is conventionally provided in addition to the current mirror circuit 2. In FIG. 4, a transistor Qll is connected in cascade to the transistor QIO in order to compensate the base current of the transistor QIO, and the base current of the transistor Qll is changed to the transistor Q1.
2, that is, the input of the current mirror circuit 6, and charges the capacitor C with a current equal to the base current of the transistor Qll from the output of the current mirror circuit 6, thereby compensating the base current of the transistor QIO. In this current mirror circuit 6, the transistor Q12,
In order to eliminate current errors due to the Early effect of Q18, a transistor Q14 is provided to keep the voltage between the collector and base of the transistor Q12 constant.
このように差動増幅器1の能動負荷として作用するカレ
ントミラー回路と、これとは別にトランジスタQIOの
ベース電流補償用のカレントミラー回路6を設けること
は集積回路時に実装面積が大きくなって好ましくない。Providing the current mirror circuit that acts as an active load for the differential amplifier 1 and the current mirror circuit 6 for compensating the base current of the transistor QIO in this manner is not preferable because it increases the mounting area in an integrated circuit.
特にカレントミラー回路2,6に使用されているPNP
トランジスタは実装面積が大きいため、PNP )ラン
ジスタを多く使うことはチップ面積の増大につながり、
コストの上昇につながるという問題がある。In particular, PNPs used in current mirror circuits 2 and 6
Since transistors have a large mounting area, using a large number of PNP (PNP) transistors increases the chip area.
There is a problem in that it leads to an increase in costs.
本発明はコンデンサの電圧を検出するトランジスタのベ
ース電流を、従来よりも簡単な回路構成で補償すること
ができるホールド装置を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a hold device that can compensate for the base current of a transistor that detects the voltage of a capacitor with a circuit configuration that is simpler than the conventional one.
課題を解決するための手段
本発明のホールド装置は、カレントミラー回路を能動負
荷回路に持つ差動増幅器と、その差動増幅器の電流源の
電流をオン・オフするスイッチ手段と、差動増幅器の出
力に接続され前記スイッチ手段がオフの期間に差動増幅
器の出力電圧を保持するコンデンサと、このコンデンサ
の電圧を取り出すためのエミッタフォロワとして働く第
1のトランジスタと、第1のトランジスタに縦続接続さ
れた第2のトランジスタとを設け、第2のトランジスタ
のベースを前記カレントミラー回路の入力に接続したこ
とを特徴とする。Means for Solving the Problems The hold device of the present invention includes a differential amplifier having a current mirror circuit as an active load circuit, a switch means for turning on/off the current of the current source of the differential amplifier, and a switch means for turning on/off the current of the current source of the differential amplifier. a capacitor connected to the output and holding the output voltage of the differential amplifier while the switch means is off; a first transistor acting as an emitter follower for taking out the voltage of the capacitor; and a first transistor connected in cascade to the first transistor. A second transistor is provided, and the base of the second transistor is connected to the input of the current mirror circuit.
作用
この構成によると、差動増幅器の能動負荷用のカレント
ミラー回路からコンデンサに、第1のトランジスタのベ
ース電流分の補償電流が流れる。According to this configuration, a compensation current corresponding to the base current of the first transistor flows from the current mirror circuit for the active load of the differential amplifier to the capacitor.
実施例 以下、本発明の一実施例を第1図に基づいて説明する。Example An embodiment of the present invention will be described below with reference to FIG.
なお、従来例を示す第2図および第4図と同様の作用を
なすものには同一の符号を付けて説明する。Components having the same functions as in FIGS. 2 and 4 showing the conventional example will be described with the same reference numerals.
第1図は本発明のホールド装置を示す。ここでは従来例
と同じテレビジョン受像機のキラー検波回路に採用した
場合を示している。差動増幅器1の能動負荷回路として
のカレントミラー回路2には、第2図で見られたトラン
ジスタQ8.Q9のベース−コレクタ間の電位差による
アーリー効果を減少させるために、トランジスタQ12
.Q11のバッファを入れた構成になっており、トラン
ジスタQ12のコレクターベース間電圧は常にトランジ
スタQLIのコレクターベース電圧に等しくなるため、
アーリー効果の影響は無くなる。トランジスタQ8のコ
レクタとベースがカレントミラー回路2の入カフとなり
、トランジスタQ9のコレクタが出力8となる。第1図
ではコンデンサCの出力電圧は、エミッタフォロワの第
1のトランジスタとしてのトランジスタQIOのエミッ
タよりトランジスタQ14のベースにあたえられトラン
ジスタQ14のエミッタより電圧として取り出される。FIG. 1 shows a holding device of the invention. Here, a case is shown in which the present invention is employed in the killer detection circuit of a television receiver, which is the same as the conventional example. The current mirror circuit 2 as an active load circuit of the differential amplifier 1 includes the transistor Q8. In order to reduce the Early effect due to the potential difference between the base and collector of Q9, the transistor Q12
.. The configuration includes a buffer Q11, and the collector-base voltage of transistor Q12 is always equal to the collector-base voltage of transistor QLI, so
The early effect will no longer be affected. The collector and base of the transistor Q8 serve as the input port of the current mirror circuit 2, and the collector of the transistor Q9 serves as the output 8. In FIG. 1, the output voltage of the capacitor C is applied from the emitter of the transistor QIO as the first transistor of the emitter follower to the base of the transistor Q14, and taken out as a voltage from the emitter of the transistor Q14.
そしてトランジスタQIOのコレクタに縦続接続された
第2のトランジスタとしてのトランジスタQllは、ベ
ース電流検出用のトランジスタであって、トランジスタ
Qllのベースはカレントミラー回路2の入カフである
トランジスタQ8のコレクタに接続されている。これに
よって、トランジスタQIOのベース電流は、トランジ
スタQ9のコレクタよりコンデンサCに流れ込み、ベー
ス電流を補償することができ、コンデンサCが数十PF
と小容量の場合であってもホールド電圧を安定に維持す
ることができる。A second transistor Qll connected in cascade to the collector of the transistor QIO is a base current detection transistor, and the base of the transistor Qll is connected to the collector of the transistor Q8 which is the input cap of the current mirror circuit 2. has been done. As a result, the base current of the transistor QIO flows into the capacitor C from the collector of the transistor Q9, and the base current can be compensated.
The hold voltage can be maintained stably even in the case of small capacitance.
しかもPNP型のトランジスタQ8 、 Q9 、 Q
12 、 Qsaだけで済むため、従来のようにPNP
型のトランジスタQ8 、 Q9 、 Q12 、 Q
lB 、 Q14を必要としていた回路に比べて必要な
PNPトランジスタの数を削減することができ、実装面
積も従来に比べて縮小することができる。Moreover, PNP type transistors Q8, Q9, Q
12. Since only Qsa is required, PNP is not required as before.
Transistors of type Q8, Q9, Q12, Q
The number of required PNP transistors can be reduced compared to a circuit that requires IB and Q14, and the mounting area can also be reduced compared to the conventional circuit.
なお、請求の範囲におけるスイッチ手段は、第1図では
トランジスタQ7によって構成されている。Note that the switch means in the claims is constituted by a transistor Q7 in FIG.
発明の効果
以上のように本発明によると、カレントミラー回路を能
動負荷回路に持つ差動増幅器と、その差動増幅器の電流
源の電流をオン・オフするスイッチ手段と、差動増幅器
の出力に接続され前記スイッチ手段がオフの期間に差動
増幅器の出力電圧を保持するコンデンサと、このコンデ
ンサの電圧を取り出すエミッタフォロワとして働く第1
のトランジスタと、第1のトランジスタに縦続接続され
た第2のトランジスタとを設け、第2のトランジスタの
ベースを前記カレントミラー回路の入力に接続したため
、第1のトランジスタに流れるベース電流を第2のトラ
ンジスタのベース電流として検出し、この検出した電流
分だけカレントミラー回路からコンデンサに多くの電流
が流れ、第1のトランジスタのベース電流による保持電
圧の低下を防止することができ、小容量のコンデンサし
か使用することができないコンデンサ内蔵形の集積回路
で構成する場合にも、従来のように実装面積を大きくせ
ずともホールド電圧を安定に保持することができ、特に
有効である。Effects of the Invention As described above, according to the present invention, there is provided a differential amplifier having a current mirror circuit as an active load circuit, a switch means for turning on/off the current of the current source of the differential amplifier, and a switch means for turning on/off the current of the current source of the differential amplifier. a first capacitor that is connected and holds the output voltage of the differential amplifier while the switch means is off; and a first emitter follower that takes out the voltage of this capacitor.
and a second transistor connected in cascade to the first transistor, and the base of the second transistor was connected to the input of the current mirror circuit, so that the base current flowing through the first transistor is transferred to the second transistor. It is detected as the base current of the transistor, and a large amount of current flows from the current mirror circuit to the capacitor by the detected current, which prevents the holding voltage from decreasing due to the base current of the first transistor, and only requires a small capacitance capacitor. Even in the case of an integrated circuit with a built-in capacitor that cannot be used, the hold voltage can be stably maintained without increasing the mounting area as in the conventional case, which is particularly effective.
第1図は本発明のホールド装置の構成図、第2図はコン
デンサを外付きとした従来のホールド装置の構成図、第
8図は第2図の要部波形図、第4図はコンデンサを内蔵
させた場合の従来のホールド装置の要部構成図である。
1・・・差動増幅器、2・・・カレントミラー回路、7
・・・カレントミラー回路2の入力、8・・・カレント
ミラー回路2の出力、Q7・・・トランジスタ〔スイッ
チ手段) 、QIO、Qll・・・トランジスタ〔第1
.第2のトランジスタ〕、q・・・コンデンサ。Fig. 1 is a block diagram of the hold device of the present invention, Fig. 2 is a block diagram of a conventional hold device with an external capacitor, Fig. 8 is a waveform diagram of the main part of Fig. 2, and Fig. 4 is a block diagram of a conventional hold device with an external capacitor. FIG. 2 is a configuration diagram of main parts of a conventional hold device when built-in. 1...Differential amplifier, 2...Current mirror circuit, 7
...Input of current mirror circuit 2, 8...Output of current mirror circuit 2, Q7...Transistor [switch means], QIO, Qll...Transistor [first
.. second transistor], q... capacitor.
Claims (1)
器と、その差動増幅器の電流源の電流をオン・オフする
スイッチ手段と、差動増幅器の出力に接続され前記スイ
ッチ手段がオフの期間に差動増幅器の出力電圧を保持す
るコンデンサと、このコンデンサの電圧を取り出すエミ
ッタフォロワとして働く第1のトランジスタと、第1の
トランジスタに縦続接続された第2のトランジスタとを
設け、第2のトランジスタのベースを前記カレントミラ
ー回路の入力に接続したホールド装置。1. A differential amplifier having a current mirror circuit as an active load circuit, a switch means for turning on and off the current of the current source of the differential amplifier, and a switch means connected to the output of the differential amplifier during a period when the switch means is off. A capacitor that holds the output voltage of the differential amplifier, a first transistor that works as an emitter follower that takes out the voltage of this capacitor, and a second transistor that is cascade-connected to the first transistor are provided. A hold device whose base is connected to the input of the current mirror circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63109440A JP2738431B2 (en) | 1988-05-02 | 1988-05-02 | Hold device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63109440A JP2738431B2 (en) | 1988-05-02 | 1988-05-02 | Hold device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01279310A true JPH01279310A (en) | 1989-11-09 |
JP2738431B2 JP2738431B2 (en) | 1998-04-08 |
Family
ID=14510299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63109440A Expired - Lifetime JP2738431B2 (en) | 1988-05-02 | 1988-05-02 | Hold device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2738431B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102064938B1 (en) * | 2017-11-29 | 2020-01-10 | 연세대학교 산학협력단 | Apparatus for track and hold |
-
1988
- 1988-05-02 JP JP63109440A patent/JP2738431B2/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JP2738431B2 (en) | 1998-04-08 |
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