JPH01273413A - デジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、回路構成要素を時間分割で使用して目的と
する特性のデジタルフィルターを実現するデジタル信号
処理回路に関する。

（従来の技術） この種のデジタルフィルターは、デジタルシグナルプロ
セッサ（以下ＤＳＰとする）と称され、回路要素である
係数掛算器及び信号データの加減算器を回路的に多重化
し、最少の回路規模でデジタルフィルターを構成する集
積回路である。

即ち、第５図に示すデジタルフィルターは、目的伝達関
数を２次以下の伝達関数に分解し、各々を縦続接続した
ものであり、このような回路は、ＤＳＰにより各分割フ
ィルタ一部毎に時分割で実現して全体を構成することが
できる。先ずこの回路の構成を説明すると、Ｘ　（ｚ）
は例えば音声信りが所定周波数でサンプリングされデジ
タル化されたデジタル信号であり、Ｙ（ｚ）は出ＪＪ　
（ｆｆｉ　＋”、を示す。

Ｒ１−Ｒ１１は、信号データを一時的に保持するレジス
タ、Ｃ１〜ｃ２１は信号データと乗σづる係数データを
示し、係数掛算器は各係数データに対応して設けられる
。

このような回路はバイパス側３次、ローパス側５次のバ
ンドパスフィルターをなし、バイパス特性は初２段の分
割フィルターの持つ伝達関数）−１１゜Ｈ２にて達成し
、ローパス特性は後段の分割フィルターの持つ伝達関数
Ｈ３〜（」５で達成している。

初段の分割フィルタ一部の伝達Ｉ３Ｑ数Ｈ１は、Ｈ１＝
　　Ｃ１＋　ｃ　２　ｚ　−１・・・（１）１　−ｃ３
ｚ−１ で表わされ、１次である。また、次段の伝達関数Ｈ２は
、 で表わされ、２次の伝達関数となっている。

同様に、 ＋、ｑ　ａ　ヨＣ９＋　Ｃ１０２−’　　　　０．、（
３）１　−Ｃ１１Ｚ−１ となる。

なＪ３、上記の回路は、デジタル信号処理上巻（コロナ
社）の第５ｅに示されている回路である。

第６図にシグナルプロセッサの構成を示す。シグナルプ
ロセッサは、掛ｔＮ！１（ＭＰＹ）６１、加（減）算を
行う論理演算回路（ＡＬＵ）６２、論理演算回路ら２専
用のレジスタであるアキュームレータ６３、データレジ
スタ６４、係数レジスタ６５、入・出力ポートロ８．６
９、プログラムメモリー１１及び同メモリー７１に格納
されたプログラムで各データレジスタ６４．係数レジス
タ６５等の入・出力動作を制御するプログラム・コント
ローラ７０にて構成されている。係数レジスタ６５は係
数バス６７に接続し、データレジスタ６４はデータバス
６６に接続する。

このような構成のＤＳＰは、係数バス６７に導出した係
数データと、データバス６６に０出した信号データとを
掛算器６１で掛（プ算し、その掛は算出力をアキューム
レータ６３を用いた論理演算器６２で累積加算して目的
伝達関数のデジタルフィルターを通過したのと同等の信
号を得るものである。

例えば第５図の回路の場合、伝達関数Ｈ１の分割フィル
タ一部は、次のようにして構成する。入力ポートロ８に
入力信号Ｘ　（ｚ）がセットされると、その入力信号Ｘ
　（ｚ）と係数データＣ１とを１Ｉ）ｎ器６１で掛は譚
する。また、入力信号Ｘ　（Ｚ）は、所定番地のデータ
レジスタ（Ｒ１）を介して掛算器６１に入力し、係数デ
ータＣ２と掛は算する。係数データＣ１と入力信＠　Ｘ
　（ｚ）の掛は算結果は、アキュームレークら３に保持
しであるので、係数データＣ２とレジスタＲ１からの入
力信号Ｘ（ｚ）（信号データ）との掛は算結果は、論理
演算器６２で加算される。この加算出力△ｃｌ（第５図
参照）はアキュームレータ６３に保持される。続いて、
データレジスタ（Ｒ２）の内容と係数データＣ３とを掛
け？＞−＝すると共に、この掛は算結果を論理演算器６
２でアキュームレータ６３の内容（Ａｃ１）と加算して
再びアキュームレータ６３に保持する。このときのアキ
ュームレータ６３の内容は、データレジスタ（Ｒ２）に
保持する。

また、伝達関数Ｈ２の分割フィルタ一部の構成は、以下
のようである。伝達関数Ｈ１によって得られた信号デー
タ（Ｒ２の内容）は、アキュームレータ６３より掛算器
６１に入力して係数データＣ４と掛は算する。続けて、
データレジスタ（Ｒ２）の内容も係数データＣ５と掛は
算し、係数データＣ４の信号データと加算する。この加
算結果は、アキュームレータ６３に保持する。また、デ
ータレジスタ（Ｒ２）の内容は、データレジスタ（Ｒ３
）を介して係数データＣ６と掛は算し、この掛は口結果
をアキュームレータ６３の内容と加算する。このときの
アキュームレータ６３の内容を第５図にＡｃ２にて示づ
。次に、信号データＡｅ２は、データレジスタＲ４の内
容と係数データＣ７との掛は算結果に加算する。続いて
データレジスタ（Ｒ４）の内容はデータレジスタ（Ｒ５
）を介して係数データｃ８と）卦は算されるので、この
結果とアキュームレータ６３の内容とを加算する。

こうして伝達関数８１．Ｒ２の分割フィルター部を通過
した信号データを形成することになる。

以下、伝達関数Ｈ３〜Ｈ５の部分も同様の手法で演算す
るので詳細な説明は省略するが、このようにＤＳＰは、
掛口器６１と論理演算器６２とを時分割で使用して、所
望特性のデジタルフィルターを構成することができる。

なお、各レジスタＲ１〜Ｒ１１の内容は、１サンプリン
グ期間毎にＲ１からＲ２というようにシフトする。

ところで、ＤＳＰの回路規模は、実現しようとするフィ
ルターの特性及び信号対雑音比（Ｓ／Ｎ）によって規定
される。従って、良好なＳ／Ｎの要求されるシステムに
使用するほど、データの１ワード当りのビット数（語長
）を大きくする必要があり、掛算器６１．論理演算器６
２及び各種レジスタとして規模の大きなりＳＰにしなけ
ればならない。

（発明が解決しようとする課題） 従来のＤＳＰは、Ｓ／Ｎや特性精度を高めようとすると
、データバス、レジスタ、掛算器、ＡＬＵ、ＡＣＣ等の
ビット長が太き（なる。また、サンプリング周波数を高
くすると、１サンプリング期間当りの処理ステップを小
さくしなければならない。処理ステップを小さくすると
、フィルター精度や次数を高めることができない。

この発明は上記問題点を除去し、フィルター精度の割り
に回路規模を増大させることのないデジタル信号処理回
路の提供を目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、掛ｎ器、加算器、アキュームレータ、係数
レジスタ、データレジスタから成るデジタル信号処理回
路において、掛算器と加算器との間に、係数レジスタよ
り所定語長ごと２回以上に分けて転送される係数データ
に対応して掛算器の掛は輝結果を選択的にビットシフト
して加算器へ入力するシフト手段を設けたものである。

（作用） この発明によれば、係数レジスタからの係数データが複
数回に亘って掛算器に転送され、その掛けｔａ結果が、
シフト手段によって上位と下位の掛は算結果として導出
される。このため、係数レジスタのビット数や、掛算器
の回路規模を増加することなく、高精度のデジタル演算
処理を行うことができる。

（実施例） 以下１、この発明を図示の実施例によって説明する。

第１図はこの発明に係るデジタル信号処理回路の一実施
例を示す構成図である。同図中、１１は掛算器、１２は
加輝器による論理演算器、１３はアキュームレータ、１
４はデータレジスタ、１５は係数レジスタ、２２はシフ
ター回路であり、シフター回路２２は掛算器１１と論理
演算器１２との間に設けである。

本実施例は、第１に、係数レジスタ１５の係数データを
、必要な係数について ０　　−ｔａ　　　Ｉ Ｃ−Ｃ→２　・Ｃ・・・（６） のように、Ｃ０とＣ１の項に分けて掛は算処理を行うよ
うにしたことと、第２に、前記シフター回路２２によっ
て、各データｃ　Ｏ、ｃ　ｉごとの掛は算結果を上位と
下位に分けて選択出力するようにしたものである。シフ
ター回路２２は、プログラムコントローラ２０からの制
御信号で上記選択動作が制御を可能である。

詳述すると、シフター回路２２は、×２°の演算と、×
２−Ｉｌｌの演算を選択的に行う回路であって、第２図
に示す構成によって実現する。第２図において、３１は
入力Ａ、Ｂを選択的に出力Ｙ′とするマルチプレクサで
ある。掛算器１１の出力を導くライン群ＬＡはマルチプ
レクサ２２における入力Ａの端子群に接続する。マルチ
プレクサ３１の入力Ｂの端子群には、前記ラインＬＡの
ＭＳＢラインを、入力Ｂの端子群における上位ビット側
よりｍ端子分共通に接続し、残りのラインは、対応する
入力Ｂの端子に順に接続する。ＭＳＢラインを共通に接
続する本数は、端子Ｐからの選択信号によって選択制御
することができる。マルチブレクリ３１の出力Ｙ′は、
出力ライン群ＬＣを介して論理演算器１２の端子群に接
続する。

換言づれば、選択信号で×２°の演算を選択する場合は
、入力へをそのまま出力Ｙ′とする。×２−Ｉｌｌの演
算の場合は、ラインＬＡのＭＳＢラインの信号を除きｍ
ビットだけ下方にシフトし、上位は全てＭＳＢで埋める
。これが入力Ｂとなり出力Ｙ′として選択出力する。こ
れは２′コンプリメンタリ信号に対する×２−１の結果
である。下位ｍビットについては、入力ＡとＢとでは異
なるので、不要な分は切り捨てる。

このようなシフター回路２２を接続することによって、
縦続接続形デジタルフィルターの特定の分割フィルタ一
部のみ高精度の係数演算を行うことができる。これによ
り、高精度で良好な周波数特性を達成するものである。

なお、第１図において、１６はデータバス、１７は係数
バス、１８は入力ボート、１９は出力ボート、２１はプ
ログラムメモリーである。

次に、第５図のデジタルフィルターを実現する場合を例
にして説明する。

第５図の回路は、上述したように、Ｈｌ　、　Ｒ２。

）−１３、）１４　、　）−１５の各伝達関数を有する
分割フィルタ一部の縦続接続であり、バイパス側が３次
、ローパス側が５次のバンドパスフィルターを構成して
いる。このような回路は、式と記号のみによるプログラ
ムで以下のように示される。

１　　Ｘ（ｚ）　　　　　　　　→Ｒ０２Ｘ（ｚ）　＊
ｃ１　　　　−＋Ａｃｃ３　　Ｒ１＊ｃ２　＋Ａｃｃ　
　　−＋Ａｃｃ４　　Ｒ２＊ｃ３　＋Ａｃｃ　　　−＋
Ａｃｃ５　　　ＡＣＣ→Ｒ１ ６Ａ　ｃｃ＊　ｃ　４　　　　　　　　　→ＡＣＣ７Ｒ
２＊ｃ５十八ｃｃ　　　−＋Ａｃｃ８　　　Ｒ３＊ｃ６
　　＋Ａｃｃ　　　　−＋Ａｃｃ９　　　Ｒ４＊ｃ７　
　＋ＡＣＣ→ＡＣＣＩ０　　Ｒ５＊ｃ８　　＋Ａｃｃ　
　　　−＋Ａｃｃ１１　　ＡＣＣ−＋Ｒ３ １２Ａ　ＣＣ＊　Ｃ９→△ＣＣ ｌ３　　Ｒ４＊ｃ１ｏ＋ΔＣＣ−＋ＡＣＣ１４Ｒ６＊ｃ
１１＋Ａｃｃ　　　　　　　−＋Ａｃｃ１５　　Ａｃｃ
　　　　　　　　　　　　　−＋Ｒ５１６Ａ　ｃｃ＊　
ｃ　１２　　　　　　　　→ＡＣＣ１７Ｒ６＊ｃ１３＋
Ａｃｃ　　　−）ＡＣＣ１８Ｒ７＊ｃ１４＋Ａｃｃ　　
　　−＋Ａｃｃ１９　　Ｒ８＊Ｃ１５＋ＡＣＣ−）ＡＣ
Ｃ２０Ｒ９１：ｃ１６＋Ａｃｃ　　　　＋ＡＣＣ２１Ａ
ＣＣ−＋Ｒ７ ２２Ａ　ｃｃ＊　ｃ　１７　　　　　　　　→ＡＣＣ２
３Ｒ８＊ｃ１８＋Ａｃｃ　　　　＋ＡＣＣ２４Ｒ９＊Ｃ
１９４−ＡＣＣ→ＡＣＣ ２５Ｒ１０＊　ｃ　２０＋　Ａ　ｃｃ　　　　−＋　Ａ
　ｃｃ２６　　Ｒ１１＊Ｃ２１＋ＡＣＣ−＋Ａｃｃ２７
　　Ａｃｃ　　　　　　　　　　　　　→Ｒ９２８Ａｃ
ｃ　　　　　　　　　　　　　−）Ｙ（Ｚ）上記は１サ
ンプリングｌ１ｒ１間内での処理であり、各レジスタＲ
１〜Ｒ１１は、アドレスカウンタにポインタデータが加
算され、１サンプリング期聞毎にポインタデータがデク
リメントされることで見掛は上レジスタ内容がシフトさ
れる。

ここで、ステップ６〜１０によって実現される伝達関数
Ｈ２の分割フィルタ一部が高精度の演算を必要とするも
のと仮定すると、ステップ６〜１０は次のようなプログ
ラムに変わる。

６　　　Ａｃｃ＊ｃ４０ ６．５　　Ａｃｃ＊ｃ４　　＊２１＋Ａｃｃ　　　→△
ｃｃ７　　　Ｒ２＊ｃ５　　　　　＋Ａｃｃ　　　→Ａ
ＣＣ７，５Ｒ２＊ｃ５　　＊２−Ｉ＋Δｃｃ　　　→Ａ
ＣＣ８Ｒ３＊ｃ６　　　　　＋ＡＣＣ−）ＡＣＣ８，５
Ｒ３＊ｃ６　　＊２−ＩＩｌ＋Ａｃｃ　　　→ＡＣＣ９
Ｒ４＊ｃ７　　　　　＋ＡＣＣ−＞ＡＣＣ９，５Ｒ４＊
ｃ７　’　　＊２−１Ｉｌ＋Ａｃｃ　　　−＋Ａｃｃ１
０　　　Ｒ５＊ｃ８０＋Ａｃｃ　　　−＋Ａｃｃ１０．
５　Ｒ５＊Ｃ８１＊２−１Ｉｌ＋ＡＣＣ→Ａｃｃ上記の
プログラムによれば、係数データは、例ｍ えばＣ４の場合、ｃ　　Ｏ＋２　　Ｃ４１のように分割
している。つまり、Ｃ４０とＣ４１との２ステツプで）
Ｉ）け算処理を行っている。Ｃ４０を信号データと掛は
算するステップ６は、Ｃ１やＣ２の掛は算のときと同じ
精度の掛け算結果が得られる。

叩ら、このステップ６では、マルチプレクサ３１に入力
へが出力Ｙ′として選択出力される。しかし、Ｃ４１の
掛は算のときの掛は算結果は、マルチプライヤ３１で、
入力Ｂを出力Ｙ′として選択出力するので、掛は口結果
は、２−１１１の演粋によってｍビットシフトされた係
数データとの掛は算結果となり、Ｃ４０の場合より高精
度の演算結果となる。

ただし、係数データがサインビットを含んでいる場合、
係数語長はｍ＋１ビツトに分割して実現できる係数語長
は２１１＋１ビツトとなる。

係数精αの周波数特性精度への影響について考察する。

２次フィルターとしてアナログバイパスフィルターを例
にする。アナログバイパスフィルターの伝達間数は、 （ω０−２πｆｏ） これをデジタルフィルターで実現する場合、１つの方法
として、双一次変換を用い１ ．２・１　ｚ−１・・・（８） 下　下７丁−１ １・・・（９） ■＝−下丁 （ｆｓ　：サンプリング周波数） これらを（７）式に代入すると、 ｋ−■ω〇−πｆ。

一］−一　Ｔ１−一 この結果から、ｆｏ／ｆｓ→０となると、Ｂ１→２．Ｂ
２→−１へ近付くことを示唆している。

−例トシテ、Ｑ−１／Ｊ２．ｆｃ−０，１ｆｓ　、！：
ｆｃ−０．０１　ｆｓのバイパスフィルターのの特性を
第３図■、Ｏに示す。係数感度を示Ｊため、係数８１が
少数点以下８ビットで打ち切った場合として、Ｂ１→（
Ｂｌ−２−８）の特性を、■、＠に示す。これかられか
るように、ｆｃ　−０，１ｆｓの時はほとんど特性に変
化がないが、ｆｃ−０，０１ｆｓの時は大きく特、性が
変化している。

このようにカットオフ周波１１ｆｃがｆｓに比して小さ
くなるほど、係数感度が高くなる。即ち。

高精度の係数が必要とされ、係数語長を大きくする必要
がある。同様のことはカットオフ周波数に限らず、他の
２次、１次のフィルターにおけるピーク周波数、デイツ
プ周波数についてもいえる。

従って、デジタルフィルターを第５図のように、２次の
縦続フィルタ一部に分割して構成した場合に、各分割フ
ィルタ一部毎に係数精度を検討し、必要なところのみ、
２ステツプ或は３ステツプに分けた掛は算を行うことに
よって、全体として、回路規模を増加することなく高精
度のフィルター特性を実現し、Ｓ／Ｎ性能も良好になる
。

なお、２次或は１次のフィルター構成として、第４図に
示すようなものにも、この発明を適用することができる
。第４図において、ｂｏ−ｂ４は係数データ、　Ｒ２１
，Ｒ２２はレジスタである。また、第５図及び第４図に
示すフィルターは、いわゆる無限長インパルス応答形（
ＩＩＲ）称されるフィルターであるが、有限長インパル
ス応答形（ＦＩＲ）回路への適用も可能である。

［発明の効！１］ 以上説明したようにこの発明によれば、ｌ）ｎ器等の回
路規模をと増大することなく、高精度の係数乗算を行う
ことが可能となり、周波数特性の良好なデジタルフィル
ターを実現することができる。

【図面の簡単な説明】

第１図はこの発明に係るデジタル信号処］！Ｉ！口路の
一実施例を示す構成図、第２図は第１図の構成を更に詳
細に示す回路図、第３図は係数ｆｉｌｒ！１のフィルタ
ー特性への彰豐を説明する特性図、第４図、第５図はこ
の発明を適用可能なデジタルフィルターの構成を示す回
路図、第６図は従来のデジタルフィルターの構成を示す
構成図である。 １１・・・掛算器、１２・・・論理演粋器、１３・・・
アキュームレータ、１４・・・データレジスタ、１５・
・・係数レジスタ、１６・・・データバス、１７・・・
係数バス、２０・・・プログラムコントローラ、２°１
・・・プログラムメモリ°−１２２・・・シフター回路
（３１・・・マルチプレクサ）。 第３図

Claims (1)

1. 【特許請求の範囲】 掛算器、加算器、アキュームレータ、係数レジスタ、デ
   ータレジスタから成るデジタル信号処理回路において、 掛算器と加算器との間に、係数レジスタより所定語長ご
   と２回以上に分けて転送される係数データに対応して掛
   算器の掛け算結果を選択的にビットシフトして加算器へ
   入力するシフト手段を設けたことを特徴とするデジタル
   信号処理回路。