JPH01268310A - Clock circuit - Google Patents
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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Abstract
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術（第４．５．６．７図）
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
一実施例（第１．２．３図）
拡張
発明の効果
［概要］
半導体集積回路において用いられるクロック回路に関し
、
電源電圧が変動してもノンオーバラップを保障でき、か
つ、回路を小型化できるクロック回路を提供することを
目的とし、
第１論理ゲートの出力端子がインバータを介し第２論理
ゲートの一方の入力端子に接続され、第２論理ゲートの
出力端子がインバータを介し第１論理ゲートの一方の入
力端子に接続され、第１論理ゲートの他方の入力端子に
クロック信号を供給し、第２論理ゲートの他方の入力端
子に該クロック信号を反転した信号を供給した場合に、
第１論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち上がり区間又はパルス立ち下がり区間と
第２論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち下がり区間又はパルス立ち上がり区間と
が重ならないように、該インバータを多段接続して信号
伝播遅延させたクロック回路において、該インバータの
少なくとも１つを、ヒステリシス特性を有するシュミッ
トトリガ入力型インバータを用いて構成する。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Prior Art (Fig. 4.5.6.7) Problems to be Solved by the Invention Examples of Means and Actions for Solving the Problems to be Solved by the Invention (Fig. 1.2.3) Effects of the extended invention [Summary] Regarding clock circuits used in semiconductor integrated circuits, the present invention has developed a clock circuit that can guarantee non-overlap even when the power supply voltage fluctuates and can reduce the size of the circuit. The output terminal of the first logic gate is connected to one input terminal of the second logic gate via an inverter, and the output terminal of the second logic gate is connected to one input terminal of the first logic gate via an inverter. terminal, supplies a clock signal to the other input terminal of the first logic gate, and supplies a signal obtained by inverting the clock signal to the other input terminal of the second logic gate,
so that the pulse rising interval or pulse falling interval of the clock signal taken out from the output terminal of the first logic gate does not overlap with the pulse falling interval or pulse rising interval of the clock signal taken out from the output terminal of the second logic gate, In the clock circuit in which the inverters are connected in multiple stages to delay signal propagation, at least one of the inverters is configured using a Schmitt trigger input type inverter having hysteresis characteristics.
［産業上の利用針！ｌ！ｔ ］
本発明は半導体集積回路において用いられ、位相が互い
に反転し、かつ、パルスの立ち上がり区間と立ち下がり
区間とが互いに重なり合わないクロック信号を作成する
クロック回路に関する。[Industrial use needle! l! t ] The present invention relates to a clock circuit that is used in a semiconductor integrated circuit and that generates clock signals whose phases are mutually inverted and whose rising and falling periods do not overlap with each other.
［従来の技術］
第５図及び第６図は従来のこの種のクロック回路を示す
。[Prior Art] FIGS. 5 and 6 show conventional clock circuits of this type.
第５図において、ｌＯはクロック信号入力端子であり、
１２．１４は位相が互いに反転したクロック信号の出力
端子である。In FIG. 5, lO is a clock signal input terminal,
12 and 14 are output terminals of clock signals whose phases are inverted to each other.
このクロック回路はＲＳフリップフロップ１６を用いて
構成されている。ＲＳフリププフロツプ１６は、アンド
ゲート１８の出力端子がインバータ２０を介しアンドゲ
ート２２の一方の入力端子に接続され、アンドゲート２
２の出力端子がインバータ２４を介しアンドゲート１８
の一方の入力端子に接続されている。そして、入力端子
！ＯがアンドゲートＩ８の他方の入力端子に接続される
と共に、インバータ２６を介してアンドゲート２２の他
方の入力端子にも接続され、出力端子＋２．１４がそれ
ぞれアンドゲート１８．２２の出力端子に接続されてい
る。This clock circuit is constructed using an RS flip-flop 16. The RS flip-flop 16 has an output terminal of an AND gate 18 connected to one input terminal of an AND gate 22 via an inverter 20, and an output terminal of an AND gate 18 connected to one input terminal of an AND gate 22.
The output terminal of 2 is connected to the AND gate 18 via the inverter 24.
is connected to one input terminal of the And the input terminal! O is connected to the other input terminal of AND gate I8, and is also connected to the other input terminal of AND gate 22 via inverter 26, and output terminal +2.14 is connected to the output terminal of AND gate 18.22, respectively. It is connected.
上記構成において、入力端子ＩＯをＨレベルにするとＲ
Ｓフリップフロップ１６がセットされて出力端子１２が
■］レベル、出力端子１４がＬレベルになり、入力端子
ＩＯをＬレベルにすると、ＲＳフリップフロップ！６が
リセットされて出力端ＰＩ２がＬレベル、出力端子１４
がＨレベルになる。したがって、第７図に示すクロック
信号Ｓを入力端子１０に供給すると、互いに位相が反転
しているクロック信号Ｑ、、Ｑ、がそれぞれ出力端子１
２．１４から得られる。In the above configuration, when input terminal IO is set to H level, R
When the S flip-flop 16 is set and the output terminal 12 goes to ■] level, the output terminal 14 goes to L level, and the input terminal IO goes to L level, the RS flip-flop! 6 is reset, the output terminal PI2 is at L level, and the output terminal 14
becomes H level. Therefore, when the clock signal S shown in FIG.
2.14.
また、インバータ２０．２４の出力端子とアース間にそ
れぞれコンデンサＣＩ、 Ｃ２を接続して、適当な信号
伝播遅延時間を確保し、これらクロックｆｆｌ 号Ｑ
ｌ、Ｑ、の一方のパルス立ち上がり区間が他方のパルス
立ち下がり区間に重ならず、一方のパルス立ち下がり区
間が他方のパルス立ち上がり区間に市ならないこと（ノ
ンオーバラップ）を保障している。In addition, capacitors CI and C2 are connected between the output terminals of the inverters 20 and 24 and the ground, respectively, to ensure an appropriate signal propagation delay time.
It is guaranteed that the pulse rising interval of one of I and Q does not overlap the pulse falling interval of the other, and that the pulse falling interval of one does not overlap the pulse rising interval of the other (non-overlap).
しかし、インバータ２０の内部抵抗とコンデンサＣ１と
により、及びインバータ２４の内部抵抗とコンデンサＣ
２とによりそれぞれＣＲ積分回路が構成されており、こ
れら内部抵抗は電源電圧の変動により変化するので、時
定数ＣＲも変化し、特に電源電圧が標準値から高い方へ
ずれるとノーオーバラップが保障されなくなる。However, due to the internal resistance of inverter 20 and capacitor C1, and the internal resistance of inverter 24 and capacitor C1,
2 and 2 constitute a CR integrator circuit, and since these internal resistances change due to fluctuations in the power supply voltage, the time constant CR also changes, and especially when the power supply voltage deviates from the standard value to a higher value, no overlap is guaranteed. It will no longer be done.
そこで、これらコンデンサＣＩ、 Ｃ２を用いる代わり
に、第６図に示す如く、奇数個のインバータ２０ａ〜２
０ｅ及び２４ａ〜２４ｅを直列接続することにより、電
源電圧の変動に影響されない所望の信号遅延時間を確保
している。Therefore, instead of using these capacitors CI and C2, as shown in FIG.
By connecting 0e and 24a to 24e in series, a desired signal delay time that is not affected by fluctuations in power supply voltage is ensured.
［発明が解決しようとする課題］
しかし、個々のインバータの信号遅延時間は比較的小さ
いため、所望の信号伝播遅延時間を得るにはインバータ
を多段接続しなければならず、回路が過大になり、高集
積化の要請に反するという問題点があった。[Problems to be Solved by the Invention] However, since the signal delay time of each inverter is relatively small, in order to obtain the desired signal propagation delay time, inverters must be connected in multiple stages, which results in an oversized circuit. There was a problem in that it went against the demand for high integration.
本発明の目的は、上記問題点に鑑み、電源電圧が変動し
てもノンオーバラブプを保障でき、かつ、回路を小型化
できるクロック回路を提供することにある。SUMMARY OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a clock circuit that can ensure non-overlap even when the power supply voltage fluctuates, and that can be miniaturized.
し課題を解決するための手段］
この目的を達成するために、本発明に係るクロック回路
では、インバータを介して第１論理ゲートの出力端子を
第２論理ゲートの一方の入力端子に接続し、同じくイン
バータを介して第２論理ゲートの出力端子を第１論理ゲ
ートの一方の入力端子に接続し、該インバータの少なく
とも１つを、ヒステリシス特性を有するシミツトトリガ
入力型インバータ用供成している。Means for Solving the Problem] To achieve this object, in the clock circuit according to the present invention, the output terminal of the first logic gate is connected to one input terminal of the second logic gate via an inverter, Similarly, the output terminal of the second logic gate is connected to one input terminal of the first logic gate via an inverter, and at least one of the inverters is used for a scimit trigger input type inverter having hysteresis characteristics.
このインバータは所望の信号伝播遅延時間を確保するた
めに多段接続されている。These inverters are connected in multiple stages to ensure a desired signal propagation delay time.
所望の信号伝播遅延時間とは、第１論理ゲートの他方の
入力端子にクロック信号を供給し、第２論理ゲートの他
方の入力端子に該クロック信号を反転した信号を供給し
たときに、第１論理ゲートの出力端子から取り出される
クロック信号のパルス立し上がり区間又はパルス立ち下
がり区間と第２論理ゲートの出力端子から取り出される
クロック信号のパルス立ち下がり区間又はパルス立ち上
がり区間とが重ならないようにする信号伝播遅延時間で
ある。The desired signal propagation delay time means that when a clock signal is supplied to the other input terminal of the first logic gate and a signal obtained by inverting the clock signal is supplied to the other input terminal of the second logic gate, the first Ensure that the pulse rising interval or pulse falling interval of the clock signal taken out from the output terminal of the logic gate does not overlap with the pulse falling interval or pulse rising interval of the clock signal taken out from the output terminal of the second logic gate. This is the signal propagation delay time.
［作用］
通常のインバータは、第４図に示す如く、出力信号が反
転し始める人力信号の電圧値（閾値）が、１１レベル電
圧の半値であり、信号伝播遅延時間が比較的短い。これ
に対して、ヒステリシス特性を存するシミツトトリガ入
力型インバータでは、第３図に示す如く、この閾値が、
入力信号の立ち上がり時で該半値より高く、かつ、立ち
下がり時で該半値より低いので、信号伝播遅延時間が第
４図に示す場合よりも大きくなる。[Function] As shown in FIG. 4, in a normal inverter, the voltage value (threshold value) of the human input signal at which the output signal starts to be inverted is half the 11th level voltage, and the signal propagation delay time is relatively short. On the other hand, in a scimitar trigger input type inverter that has hysteresis characteristics, this threshold value is
Since the rise of the input signal is higher than the half value and the fall of the input signal is lower than the half value, the signal propagation delay time becomes longer than the case shown in FIG.
本発明ではヒステリシス特性を有するシミツトトリガ入
力型インバータ用いているので、所望の信号遅延時間を
得るのに必要なインバータの個数は従来よりも少なくな
る。Since the present invention uses a scissor trigger input type inverter having hysteresis characteristics, the number of inverters required to obtain a desired signal delay time is smaller than in the conventional case.
［実施例コ （＋）一実施例 図面に基づいて本発明の一実施例を説明する。[Example code] (+) An example An embodiment of the present invention will be described based on the drawings.
第１図は本発明の一実施例構成図であり、クロック回路
を示す。FIG. 1 is a block diagram of an embodiment of the present invention, showing a clock circuit.
なお、第５．６図と同一構成要素には同一符号を付して
その説明を省略する。Note that the same components as in FIG. 5.6 are given the same reference numerals and their explanations will be omitted.
この実施例では、アンドゲート１８の出力端子とアンド
ゲート２２の一方の入力端子との間に、ヒステリシス特
性をａする３個（奇数個）のインバータ２ＯＡ、２０Ｂ
及び２０Ｇを直列接続している。同様に、アンドゲート
２２の出力端子とアントケート１８の一方の入力端子と
の間にヒステリシス特性を有するインバータ２４Ａ、２
４Ｂ及び２４Ｃを直列接続している。In this embodiment, three (odd number) inverters 2OA and 20B with hysteresis characteristics are connected between the output terminal of the AND gate 18 and one input terminal of the AND gate 22.
and 20G are connected in series. Similarly, inverters 24A, 2 have hysteresis characteristics between the output terminal of the AND gate 22 and one input terminal of the AND gate 18.
4B and 24C are connected in series.
他の構成については第６図のむのと同一である。The other configurations are the same as those shown in FIG.
次に、第２図を参照して上記の如く構成された本実施例
の動作を説明する。Next, the operation of this embodiment configured as described above will be explained with reference to FIG.
入力端子ＩＯへクロツタ信号Ｓ（第２図参照）を加える
と、このクロック信号Ｓがアンドゲート１８の一方の入
力端子に供給され、クロック信号Ｓをインバータ２６で
反転したクロック反転信号Ｒ（第２図参照）がアンドゲ
ート２２の一方の入力端子に供給される。アンドゲート
１８の他方の入力端子には後述する中間信号ＰＩ（第２
図参照）が供給され、クロック信号Ｓと中間信号Ｐ１の
論理積Ｑ、（第２図参照）が出力端子！２から取力出さ
れる。このクロック信号Ｑ１はインバータ２０Ａ、２０
Ｂ及び２０Ｇを通って反転遅延され、中間信号Ｐ、（第
２図参照）となってアンドゲート２２の他方の入力端子
へ供給される。アンドゲート２２からはこの中間信号Ｐ
ｔとクロック反転信号Ｒとの論理積Ｑ、（第２図参照）
が出力され、出力端子１４に取り出される。このクロッ
ク信号Ｑ、はインバータ２４Ａ、２４Ｂ及び２４Ｇを通
って上記中間信号Ｐ、（第２図参照）となる。When a clock signal S (see FIG. 2) is applied to the input terminal IO, this clock signal S is supplied to one input terminal of the AND gate 18, and an inverted clock signal R (second (see figure) is supplied to one input terminal of the AND gate 22. The other input terminal of the AND gate 18 is connected to an intermediate signal PI (second
(see figure 2) is supplied, and the logical product Q of the clock signal S and intermediate signal P1 (see figure 2) is the output terminal! It is taken out from 2. This clock signal Q1 is applied to the inverters 20A, 20
It is inverted and delayed through B and 20G, and is supplied to the other input terminal of the AND gate 22 as an intermediate signal P, (see FIG. 2). This intermediate signal P from the AND gate 22
The logical product Q of t and the inverted clock signal R, (see Figure 2)
is output and taken out to the output terminal 14. This clock signal Q passes through inverters 24A, 24B and 24G to become the intermediate signal P (see FIG. 2).
（２）拡張 なお、本発明には外にも種々の変形例が含まれる。(2) Expansion Note that the present invention includes various other modifications.
例えば、上記実施例では論理ゲートとしてアンドゲート
Ｉ８．２２を用いた場合を説明したが、ナントゲート、
オアゲートまたはノアゲートを用いてＲＳフリップフロ
ップ！６を構成することもできる。For example, in the above embodiment, an AND gate I8.22 was used as the logic gate, but a Nant gate,
RS flip-flop using OR gate or NOAH gate! 6 can also be configured.
また、所望の信号伝播遅延時間を得るために、ヒステリ
シス特性を有するシュミットトリガ型インバータと通常
のインバータとを組み合わせて多段接続してもよい。Furthermore, in order to obtain a desired signal propagation delay time, a Schmitt trigger inverter having hysteresis characteristics and a normal inverter may be combined and connected in multiple stages.
さらに、ＲＳフリップフロップ１６の代わりに他の各種
フリップフロツプを用いて構成することもできることは
勿論である。Furthermore, it goes without saying that the RS flip-flop 16 can be replaced with other types of flip-flops.
［発明の効果］
以上説明したように、本発明によれば、インバータを介
して第１論理ゲートの出力端子を第２論理ゲートの一方
の入力端子に接続し、同じくインバータを介して第２論
理ゲートの出力端子を第１論理ゲートの一方の入力端子
に接続し、所望の信号伝播遅延時間を確保するために該
インバータを多段接続し、かつ、該インパークの少なく
とも１つを、ヒステリシス特性を有するシュミットトリ
ガ入力型インバータで構成しており、このシミツトトリ
ガ人力型インバータは、出力信号が反転し始める人力信
号の電圧閾値が、人力信号の立ち上がり時で１−ルベル
の半値より高く、かつ、立ち下がり時で該半値より低い
ので、信号伝播遅延時間が通常のインバータよりも長く
、したがって、所望の信号伝播遅延時間を得るのに必要
なインバータの個数を従来よりも減少させることができ
、回路を小型化できるという優れた効果を奏し、半導体
集積回路の高集積化に寄与するところが大きい。[Effects of the Invention] As explained above, according to the present invention, the output terminal of the first logic gate is connected to one input terminal of the second logic gate via the inverter, and the output terminal of the first logic gate is connected to one input terminal of the second logic gate via the inverter. The output terminal of the gate is connected to one input terminal of the first logic gate, the inverters are connected in multiple stages to ensure a desired signal propagation delay time, and at least one of the impars has hysteresis characteristics. This Schmitt trigger input type inverter has a voltage threshold of the human input signal at which the output signal starts to invert, which is higher than the half value of 1-Level at the rising edge of the human input signal, and at the falling edge of the human input signal. Since the signal propagation delay time is lower than the half value, the signal propagation delay time is longer than that of a normal inverter. Therefore, the number of inverters required to obtain the desired signal propagation delay time can be reduced compared to the conventional one, and the circuit can be made smaller. It has the excellent effect of increasing the number of semiconductor integrated circuits, and greatly contributes to the increase in the degree of integration of semiconductor integrated circuits.
また、インバータを多段接続して所望の信号伝播遅延時
間を確保しているので、電源電圧が変動しても、２つの
出力クロック信号の論理レベル変動区間のノンオーバラ
ップを保障することができるという優れた効果も奏する
。In addition, since the inverters are connected in multiple stages to ensure the desired signal propagation delay time, it is possible to guarantee non-overlap between the logic level fluctuation sections of the two output clock signals even if the power supply voltage fluctuates. It also has excellent effects.
第１図は本発明の一実施例に係るクロック回路図、
第２図は第１図の回路における主要な信号のタイミング
チャート、
第３図はヒステリシス特性を有するシュミットトリガ入
力型インバータの入出力特性を示す波形図、
第４図は通常のインバータの人出力特性を示す波形図、
第５図及び第６図は従来のクロック回路図である。
第７図はクロック回路の入出力波形図である。
図中、
１０は入力端子
１２．１４は出力端子
＋６はＲＳフリップフロップ
１８．２２はアンドゲート
２ ０、 ２ ０ ａ＝ｅ、 ２ ０ Ａ〜Ｃ。
２４．２４ ａ＝ｅ、 ２４ ＡＳ−Ｃはインバータ
代理人 弁理士 井 桁 貞 −（外２名）第３図
通常のインバータの入出力特性を示す波形図第４図
１．６
第５図Fig. 1 is a clock circuit diagram according to an embodiment of the present invention, Fig. 2 is a timing chart of main signals in the circuit of Fig. 1, and Fig. 3 is input/output characteristics of a Schmitt trigger input type inverter with hysteresis characteristics. FIG. 4 is a waveform diagram showing the human output characteristics of a normal inverter, and FIGS. 5 and 6 are conventional clock circuit diagrams. FIG. 7 is an input/output waveform diagram of the clock circuit. In the figure, 10 is an input terminal 12. 14 is an output terminal +6 is an RS flip-flop 18. 22 is an AND gate 20, 20 a=e, 20 A to C. 24.24 a=e, 24 AS-C is an inverter agent Patent attorney Sada Igeta - (2 others) Figure 3 Waveform diagram showing the input/output characteristics of a normal inverter Figure 4 1.6 Figure 5
Claims (1)
第２論理ゲート（２２）の一方の入力端子に接続され、
第２論理ゲート（２２）の出力端子がインバータを介し
第１論理ゲート（１８）の一方の入力端子に接続され、 第１論理ゲート（１８）の他方の入力端子にクロック信
号を供給し、第２論理ゲート（２２）の他方の入力端子
に該クロック信号を反転した信号を供給した場合に、第
１論理ゲート（１８）の出力端子から取り出されるクロ
ック信号のパルス立ち上がり区間又はパルス立ち下がり
区間と第２論理ゲート（２２）の出力端子から取り出さ
れるクロック信号のパルス立ち下がり区間又はパルス立
ち上がり区間とが重ならないように、該インバータを多
段接続して信号伝播遅延させたクロック回路において、
該インバータは、少なくとも１つが、ヒステリシス特性
を有するシュミットトリガ入力型インバータ（２０Ａ〜
Ｃ、２４Ａ〜Ｃ）であることを特徴とするクロック回路
。[Claims] An output terminal of the first logic gate (18) is connected to one input terminal of the second logic gate (22) via an inverter,
The output terminal of the second logic gate (22) is connected to one input terminal of the first logic gate (18) via an inverter, and supplies a clock signal to the other input terminal of the first logic gate (18). When a signal obtained by inverting the clock signal is supplied to the other input terminal of the second logic gate (22), the pulse rising interval or pulse falling interval of the clock signal taken out from the output terminal of the first logic gate (18) In a clock circuit in which the inverters are connected in multiple stages to delay signal propagation so that the pulse falling period or pulse rising period of the clock signal taken out from the output terminal of the second logic gate (22) does not overlap,
At least one of the inverters is a Schmitt trigger input type inverter (20A to 20A) having a hysteresis characteristic.
C, 24A to C).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097766A JPH01268310A (en) | 1988-04-20 | 1988-04-20 | Clock circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097766A JPH01268310A (en) | 1988-04-20 | 1988-04-20 | Clock circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268310A true JPH01268310A (en) | 1989-10-26 |
Family
ID=14200987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097766A Pending JPH01268310A (en) | 1988-04-20 | 1988-04-20 | Clock circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268310A (en) |
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