JPH01261780A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの記憶制御方式に関し、詳し
くは要素並列処理する複数のメモリアクセスパイプライ
ンを有し、ベクトル命令を高速に実行するのに好適な記
憶制御方式に関する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）で
構成される記憶装置に対して、複数のアクセス要求制御
装置がアクセス要求を同時に発行する場合の従来の記憶
制御方式を第３図、第４図により説明する。第へ図は要
素並列パイプライン処理を行う引算機システムの主要部
の構成例である。ここで計算機システムは、複数（本実
施例では４とする）の演算装ｆ３０Ａないし３ｏＤ、該
演算装＃３０と記憶装置３５間のデータバッファの役割
をもつベクトルレジスタ装置１３１　Ａないし３１Ｄ、
アクセス要求制御装置３２Ａないし３２Ｄ、記憶制御装
ｆ３３．記憶装置３５を備えている。記憶装置３５は、
各々独立にアクセス可能な複１：！１．（本実施例では
４つとする）の記憶バンク３５人ないし３５１）から取
り、アクセス要求に伴なうアドレス情報をデコードした
結果どの記憶バンクにアクセスするかが決定される。記
憶制御装置３！１は、アクセス要求制ａ装置対応のアク
セス要求スタック回路３３Ａないし３３　Ｄ、　ｊ！！
！１．出データバッファ回路５６ＡないＬ３１５１３．
記憶バンク対応のアクセス要求優先順位決定回路３４Ａ
ないし３４Ｄから成る。

第３図に示す計算機システムにおいて、記憶装置からの
読出、演算、記憶装置への書込という動作を例にとって
説明する。

まず記憶装＠３５からベクトルデータを読み出してベク
トルレジスタ６１に格納する動作の場合。

ベクトルの各要素を以下のようにアクセス要求制御装［
３２Ａないし３２Ｄに割当て、アクセス要求を生成させ
る。

アクセス要求制御装置 （ｎは正の整１５り 同時に生成したアクセス要求は、対応するアクセス要求
スタック回路３３Ａないし３３１）Ｋ四つの要素が同時
に送られる。該谷スタック回路では。

アクセス要求のアドレスに基づき、目的の優先順位決定
回路３．ＩＩＡないし３４Ｄのいずれかに送出する。該
各優先順位決足回路では、複数のアクセス要求が競合し
た場合、所定の優先順位に従って一つのアクセス要求を
選択し、それぞれ対応する記憶バンク３５ＡないＬＭ　
５Ｄに対してアクセス要求を送出する。各記憶バンクに
送出したアクセス要求に対応する読出データは固定時間
（アクセス時間に相当）後に記憶制御装置３３に返送さ
れ、それぞれアクセス要求制御装＃３２人ないし３２Ｄ
に対応した読出データバッファ回路３６ＡないＬ１６Ｄ
にセットされる。この読出しデータは、アクセス要求制
御装置３２Ａないし５２Ｄが同時に発行した４個のアク
セス要求のデータがすべて読出され九時点で１発行順に
各アクセス要求制御装置に返送され、ベクトルレジスタ
３１ＡないＬ３１Ｄに同時に格納される。ベクトルレジ
スタと各要素の割当を以下に示す。

ベクトルレジスタ ｍＫ、ベクトルレジスタ３１ＡないＬ３１Ｌ）に格納さ
れたデータを演算する場合、ベクトルの各要素を以下の
ように演算装置ｔ３０にないし３０Ｄに割当て、演算結
果を再びベクトルレジスタに格納する。

演算装置 この演算動作では、４個の演算装置３０Ａないし３０Ｄ
は完全に同期して演算が行われ、例えば、第０．１．２
％３要素の結果は同時に求められ。

同時刻でベクトルレジスタ５１Ａないしたｌｌ）に格納
される。

最後に、ベクトルレジスタ３１人ないし５１Ｄに格納さ
れたデータを記憶装置ｔ３５に書込む場合、前述したデ
ータ読出と同様に各要素がアクセス要求制＃装置３２Ａ
ないＬ５２Ｄに割当てられ、４個の要素、例えば５ｇｏ
、１．２．３安素が、対応するアクセス要求スタンク回
路５３ＡないＬ３３Ｄに送出される。以降の記憶装置３
５へのアクセス要求送出までの処理は、読出動作と同様
である。

以上述べたように、各々４個の演算装置３０Ａないし３
０Ｄ、ベクトルレジスタ３１Ａないし３１Ｄ、アクセス
要求制御装置１３２Ａないし３２Ｄは。

同期して各要素を処理する。したがって、同期して動作
させる要素並列処理方式では、一つの制御系論理で各々
４個の演算装置！ＯＡない１３０Ｄのベクトルレジスタ
３１Ａないし３１Ｌ）、アクセス要求制御装置５２Ａな
いＬ５２Ｄを制御するような論理構成をとることができ
る。

ところが、記憶制御装置３３内でを工、アクセスする記
憶バンクの状ＩＮ（先行アクセス要求による使用中など
）や他のアクセスとの競合の為に、アクセス要ｙＦ、制
御装置！２Ａないｌ−３２１）が同期して同時に送出し
た４個の各アクセス要求が同時に処理されず、記憶バン
クへのアクセス要求の送出に時間的なずれが生じること
がある。この為、記憶制御装置３Ｓ内の続出データバッ
ファ５６ＡｒｌいしＳ６Ｄにおいては、アクセス要求制
御装置３２人ないし３２Ｄから同時に送出されたアクセ
ス要求に対応する読出データがすべて格納されるまで待
合せ、すべて格納された時点で４個の読出データアクセ
ス要求制御装置に同時に送出するような制御方式をとる
必要がある。

以下、記憶制御装置における同期制御方式についての従
来技術について第４図を用いて説明する。

第４図は第３図の記憶バンク３５Ａない１３５Ｄを含め
た記憶制御袋ｊｌｉ３３の構成例を示す。記憶制御袋［
３Ｍは、アクセス要求スタック回路３３人ないし３３Ｄ
、優先順位決定回路３ｊＡないし３４Ｄ、読出データ転
送制御回路、ｌｌ２ＡないしＡ２Ｂ、アクセス要求識別
子制御回路４１、読出データバッファ回路３６Ａないし
た　６Ｄから構成される。

アクセス要求制御装置３２Ａないし５２Ｄから同時に発
行された４個のアクセス要求（例えば第０．１，２、Ｓ
要素に対応する要求）は、アクセス要求スタック回路３
３Ａないし３３１）に到着する。例えばアクセス要求ス
タック回路３ＡＡに到着したアクセス要求は、入力制御
回路３３４が示す：ｘｐｙｐ８０（３ＭＯＡ）、８１（
５３０Ｂ）、８２（３３０Ｃ）、Ｓ５（ｓｇｏＤ）のい
ずれか、例えばスタック５Ｏ（３３０Ａ）にセットされ
る。入力制御回路３３Ａは、アクセス要求を格納すべき
スタック位置゛０”〜°３″（ＳＯ〜８３に対応）ｔ−
、スタックに対して信４４ＳＳＡ３で指示する回路であ
り、アクセス要求が１個スタックに格納される毎に、次
に格納すべきスタック位置を示す信号３３４ａを・０・
−・１・−°２“−＠３°−”ｏ’・・・のように送出
する。

−万、スタックＳＯ〜Ｓ３に格納されたアクセス要求は
、出力制御回路３３５が示すスタック位置。

例えばスタック５Ｏ（３３０Ａ）から選択回路３３３を
介して優先順位決定回路３４Ａないし３．ｌ１ｉ）に送
出される。こ＼で出力制御回路３３５は、アクセス要求
を取出すべきスタックｔｑ＋ｔ＠ｏ”〜６３°　の値ｔ
ａ号３３５ａで示し１人力１ｔｌｌＪ　倒回路３３４と
同様に′″０”−＠　１　ｍ−４−−２’−”３’−・
０１・・・のようにアクセス要求を−り出力する毎にそ
の値を変えて選択回路３３３に送出する。但し、出力制
御回路３３５が入力制御回路３３４と異なる点は、スタ
ックＳｏ〜Ｓ３に対応するアクセス要求送出制御用フリ
ップフロップ３３１Ａないし３３１Ｄの値によって、該
スタックからのアクセス要求の出力を制御することであ
る。

出力制御回路３３５が取り出そうとするスタック、例え
ば８０（１００Ａ）に対するアクセス要求送出制御用フ
リップフロップ３３１Ａがｅ１＠であれば、該スタック
５ｏ（３１０Ａ）のアクセス要求を優先Ｉ１１位決定回
路３４Ａないし３ＡＤに送出する。−万、該フリップフ
ロップ３３１人が°０°であれば、アクセス要求識別子
制御回路Ａ１からの信号４１ａＫよって該フリップフロ
ップ３３１Ａが一１＃にセットされるまで、スタック８
０（３３０Ａ）からのアクセス要求の送出を抑止すると
＼もに、出力制御回路３３５が送出する信号３３５ａの
スタック番号も°０゛に保持するよう制（至）される。

伺％該フリップフロップ５３１Ａが・１−であり。

対応するスタック５ｏ（３，ｘ、ｏＡ）からアクセス要
求を取り出し、優先順位決定回路３４Ａないし３４１Ｊ
に送出した場合には、送出し九という情報を出力制御回
路３３５から信号３３５ｂを使って出し、該フリップフ
ロップのＫｆ“０″にリセットする。そして、出力制御
回路３３５が次に取り出そうとするスタックはＳｌとな
る。

また、優先順位決定回路３．ａＡないし３４Ｄに送出さ
れるアクセス要求３３３ａは、例えばスタック８０（３
３０Ａ）に格納されていたアドレス情報にη口え、アク
セス要求識別子生成回路３３２Ａないし３３２Ｄから送
出される当該アクセス要求スタック装置ＡＨＡの番号（
０）とスタック番号（Ｏ〜３）を示す２桁のアクセス要
求識別子（００，０１，０２，０３）とからなる。例え
ばスタック５ｏ（ｘ３０Ａ）の、場合、アクセス要求識
別子は°００°である。

以上は、アクセス要求スタック回路３３Ａの動作につい
て説明したが、他のスタック回路３３ＢないしＭＡＤに
ついても同様であり、４個のアクセス要求制御装置から
同時に発行された４個のアクセス要求は、各スタック回
路の同一スタック位置に格納されて処理される。

さて、アクセス要求スタック回路５３Ａから送出された
アクセス要求３３３ａは、そのアクセスするアドレスに
基づき記憶バンク対応の優先順位決定回路ＳＡｋないｌ
！ＳＡＤのいずれか一つ、例えば３１Ａに到着する。優
先順位決定回路３．ＩＩＡに到着したアクセス要求３３
３ａは、他のアクセス要求スタック回路３ＭＢないし３
３Ｄから送出されたアクセス要求との間で優先順位が決
定され、Ａ択されると、該当記憶バンク３５Ａに対して
アクセス要求３ｄＡａが送出される。

このアクセス要求５４ｋａの送出に伴い、アクセス要求
識別子３４Ａｂが、アクセス要求識別子制御回ｙ＆４１
に送られる。第５図に該アクセス要求識別子制御回路４
２の詳＃ｌを示す。アクセス要求識別子５４Ａｂは解読
回路５０Ａに入力され、アクセス要求スタック回路３３
Ａないし３３１）の番号をデコードするデコーダ５１．
該回路内のスタック位置をデコードするデコーダ５２Ａ
ないし５２Ｄの組合せにより、アクセス要求スタック回
路とスタック番号を特定する。この解読回路５０Ａで得
られた信号により、ＯＲ＋ゲート５３０ないし５３Ｆを
通して、前記解読回路で特定された信号に対応するアク
セス要求スタック位置別のアクセス要求識別子有効表示
用フリップフロップ５４０ないし５４Ｆのなかのいずれ
か一つを°１”にセットする。同様にして、他の優先順
位決定回路３４ＢないしｖａＤから送られてきたアクセ
ス要求識別子５ａＢｂないし３４Ｄｂも解読回路５０　
Ｉｓないし５０Ｄでデコードされ、特定のアクセス要末
識別子有効表示フリツプフａツブを°１゛にセットする
。

各アクセス要求スタック回路３３Ａないし３３Ｄの同一
スタック番号に対応する該フリップフロップ、例えば５
！Ｑ、　５ＡＡ、５Ａ８．５ＡＣがすべて・１・になっ
たということは各アクセス要求スタック回路３３Ａない
し３３Ｄに同時に到着してスタック位置ＳＯにセットさ
れた４個のアクセス要求が、すべて記ｔｉｔ装置３５に
送出されたことを意味しており、これをＡＮＤゲート５
５Ａで検出り、信号４１ａを便って各アクセス要求スタ
ック回路３３Ａないし３５　Ｌ）内のスタックＳＯに対
応するアクセス要求送出制御用フリップフロップ３！Ｓ
ＩＡ′ｆｔ・トニセッ卜する。これによシ、アクセス要
求スタック回路３５ＡないＬＳＳＤのスタックＳＯに格
納された後続のアクセス要求は、優先順位決定回路５４
Ａないし３４Ｄに対して送出可能な状態になる。また、
信号Ａ１ａ’にアクセス要求スタック回路３３Ａないし
３３Ｄに送出した時点で、該信号に対応するアクセス要
求識別子有効表示用フリップフロップ５４０．５ＡＡ、
５４８％５ａｃｔ−”ｏ’にリセットする。

一方、記憶バンク５５Ａないし５５Ｄに送出されたアク
セス要求３４ＡａないＬ　５ＡＤａに対応する読出しデ
ータ５５ＡａないＬ　３５Ｄａは、アクセス要求識別子
バッファｊ　２　Ａないしｊ２Ｄで記憶バンクアクセス
との時間合せをしたアクセス要求識別子４２Ａａないし
４２Ｄａと＼もに、続出データバッファ回路５６にない
し１６１）へ送られる。読出データバッファ回路５６に
ないしＭ６Ｄでは、アクセス要求識別子が示すアクセス
要求スタック回路番号に基づき、選択回路３６０により
アクセス要求スタック回路３３ＡないＬＳＳＤに各々対
応すろ読出データバッファ回路３６．Ａないし３６１）
の、スタックＳＯないしＢ３に対応するデータバッファ
ＢＯ（３６１Ａ）ないＬＢＭ（３６１１））のいずれか
に読出しデータを格納する。例えば、該識別子４２Ａａ
が・００°であれば、続出データバッファ回路３６Ａ内
のＢＯ（３６１Ａ）に読出データＡ５Ａａｔ格納する。

一万、データバッファへの格納とは独立に、読出データ
送出制御回路４３により、読出データバッファ回路３６
Ａないし５６Ｄに格納された４個の読出データを同時に
アクセス要求制御＠貢３２Ａないし３２１）へ送出する
処理を行う。第６図に続出データ送出制御回路４３の詳
細を示す。

読出データ送出制御回路４３には、アクセス要求識別子
制御回路４１から、４個のアクセス要求スタック回路３
３Ａないし３３１）内の同一スタック位置に格納されて
いたアクセス要求がすべて記憶バンクに送出されたこと
を示す信号４１ａない１−Ａｌｄが送られる。この信号
１１１ａないし４１ｄは、言い換えれば固定時間（記憶
バンクのアクセス時間に相当）後に４４固の読出データ
バッファ回路５６にないし３６Ｄの各々ＢＯ（３６１Ａ
）ないＬＢ３１６１Ｄ）の中の一つのバッファに読出デ
ータがすべて格納されていることを意味する。したがっ
て、該信号を記憶バンクアクセスとの待合せ用バックア
ロＡｋないＬＡＡＤを通過させて、フリップフロップ６
０Ａないし６０ＤをセットすることＫより、対応する読
出データバッファ位置ＢＯ（３６１Ａ）ないしＢ３（３
６１Ｄ）の読出データの有効性を表示することができる
。

こ＼で、読出データ送出制御回路４３は、有効性が表示
された読出データバッファ位置のデータをＢＯ（３６１
Ａ）から８１（３６１Ｂ）、Ｂ２（１６１０）、Ｂ３（
３６１Ｄ）と順次送出する為の制御信号Ａ３ａ５ｒ−読
出データバツファ回路３６ＡないＬＳ６Ｄに送出する。

但し、読出データ取出ポインタ６４がデコーダ６５でテ
コードし、該ポインタ６４が指しているバッファ位ｒＩ
ＬＫ対応する読出データ有効表示用７リツブフロツブが
°０°を示している場合、つまり、アクセス要求スタッ
ク回路３３Ａないし３３Ｄ内の、該ポインタ６４が指し
ている位置のスタックに格納されていた４個のアクセス
要求の少なくとも一つに対応する読出しデータが、まだ
読出データバッファに到着していない場合は。

続出制御信号４３ａの送出はアンドゲート６１Ａないし
６１Ｄで抑止され、該フリップフロップ６０Ａないし６
０Ｄが・１・にセットされるまで該ポインタ６４の値も
そのま＼保持される。その後、該ポインタ６４が示すバ
ッファ位置の読出データ有効表示用フリップフロップが
°１１になると、ＡＮＤゲート６１Ａないし６１１）と
ＯＲゲート６２でこれを検出し、フリップフロップ６３
Ａ′ｆｔ介して読出制御信号ａ３３を送出する。これと
同時に信号６２ａにより、該ポインタ６４が指す該当読
出データ有効表示用７リツプフロツプを・口・にリセッ
トし、更に該ポインタ６４の値を＋１回路６６で°＋１
°加算した値に更新する。

一方、続出制御信号４５ａは同時に４個の読出データバ
ック７回路５６にないＬ３６１）で受取られ、出力制御
回路３６！１に入力される。出力制御回路３６３は、信
号３６３ａによって選択回路３６２を制御し１前記読出
制御信号ａ５ａが指定したバッファ挙号の読出しデータ
を取出す。

以上の動作により、４個の読出データバッファ回路３６
ＡないＬ３６Ｄから４個の読出データが同期して並列に
アクセス要求制御装置３２Ａないし３２Ｄに送出される
ことになる。

以上説明した動作を実現する手段として、特開昭６２−
！５１９５６号があげられろ。

〔発明が解決りようとするｄ＠Ｊ 第７図に示すプログラムをベクトル演Ｘ６　　ベクトル
レジスタ等から構成されるベクトルプロセッサを具備す
る計算機で実行すると、−殻内に次の動作により結果を
求める。第７図に示したＢ１１１、ｅｌｉｌ、Ａ印が全
て記憶装置上のベクトルであるとｔ　記憶装＆、ｈに配
列されたオペランドデータＢ１１１ｔ、ベクトルレジス
タ閃帯に順次持って（る。

・・・・・・（ベクトルロー）”命令）２．１と同様、
記憶装置上に配列されたオペランドデータＣ１１ｌｉ、
ベクトルレジスタＩＹ＋香に順次持ってくる。・・・・
・・（ベクトルロード命令）五ヘクトルレジスタ囚、ベ
クトルレジスタＩＹｌのデータを順次読み出Ｌ１ベクト
ル演１Ｌ器により演Ｘを行い、加算結果を１１１仄ベク
トルレジスタ１カに格納する。・・・・・・（ベクトル
加算ａ令）４、　７ＪＯ算結果が格納されているベクト
ルレジスタのの内容を順次読み出し、記憶装置に書き込
む。

・・・・・・（ベクトルストア命令） 以上の動作（命令）によりＢ　ｔ＆ｌ　＋　Ｃｌｉｔの
演算結果を求めることができる。

１記憶装置−→ベクトルレジスタ６の転送パイプライン
、 １ベクトルレジスター→記惜装置ｌの転送パイプライン
を各々１不ずつしか持たない計算機の処理時間は図８１
ｇｌのようになる。即ちロードの転送パイプラインが１
本の丸め、　Ｈｌｉｌのロードが終了するまではｅ（ｉ
ｌのロードができない。ベクトルプロセッサは、ロード
・カロ真・ストアの連結（チエイニング）機構により、
オペランドがロードされた要素（璧累番号０．１，２・
・・・・・の順序で）からｙｌｌｔを開始できろが、Ｃ
１１ｌのロードが始まらないと、連結機構も動作りない
。連結機構等の演算器の高速性を十分に発揮するために
は少なくと本゛記憶装置−−ベクトルレジスタ０の転送
パイプラインは２本は必要である。図８（扮は上記転送
パイプラインを２本とした時の処理時間である。第７図
のプログラムは、上記転送パイプラインを２本としたこ
とにより、約１／２の処理時間で実行できることになる
。

しかし、同時にアクセス要求を発行する。いわゆる要素
並列パイプライン処理方式により処理される転送パイプ
ラインにおいて、該転送パイプラインを２本にすると、
各々の転送パイプラインによるメモリアクセスの競合の
ため性能が低下することがある。第９図により具体的に
説明する。

第９図において、転送パイプライン人はアクセス要求制
御装Ｗｔ８００．８０１．８０２，８０３の４個から構
成され、転送パイプラインＢはアクセス要求制御装置Ｓ
１０．８１１．８１２．８１Ｓの４個から構成される。

転送パイプラインＡは、バンク番号「００」から連続領
域をアクセス（ロード）し、転送パイプラインＢは、バ
ンク番誉［０６Ｊから連続領域をアクセス（ロード）す
る場合、まず転送パイプラインＡのアクセス要求制御装
置８００゜８０１．８０２，８０５には、時刻ＴＯでは
、「００」、「ｏｌＪ、ｒｏ２Ｊ、ｒＯｓＪのバンク番
号が割り当てられる。この時、転送パイプラインＢの方
では、命令の起動が１マシンサイクル遅れ（命令の解読
、転送パイプラインの割り当て、起動に１マシンサイク
ル要する）るため競合するアクセス要求が無くＳ００．
８０１．８０２．ｓｏｘから発行したアクセス要求は、
記憶装置に送出される。時刻Ｔ２では、転送パイプライ
ンＡのアクセス要求制御装置Ｓ００．８０１．８０２．
８ａｓにはそれぞれバンク番号「０４」、「０５」、「
０６」、「０７」が割り当てられ、転送パイプラインＢ
のアクセス要求制御装置８１０，８１１．８１２．８１
３にはそれぞれバンク番号１０６」、「０７」、１０８
Ｊ、「０９」が割り当てられる。８００，８０１から発
行されるアクセス要求は、この場合も競合が無いので記
憶装置に送出される。８０２、Ｓ０３から発行されるア
クセス要求は、ＳＩＱ、８１１　　から発行されるアク
セス要求と同一バンク番号をアクセスする（競合発生）
ため、決められた優先順位に従って記憶装置に送出する
アクセス要求を選択する。この場合「８００＞８０１＞
８０２＞８０３＞８１０＞８１１＞８１２＞８１！ＩＪ
とすると％８０２、ｓａｇ　から発行されるアクセス要
求が選択される。又８１２．８１３から発行されるアク
セス要求は競合が発生していないため、記憶装置に送出
される。結局時刻Ｔ４で記憶装置に送出されるアクセス
要求は。

５ＯＯ１８０１，８０２，８０３，８１２，８１３のア
クセス要求制御装置が発行したアクセス要求である。

次に時刻Ｔ４で各々アクセス要求制御装＠ｓｏＯ。

８０１．８０２、ＳＯ５に割り当てられるバンク番号は
「０８」、「０９Ｊ、　１０ＡＪ、１０Ｂ」で％８１０
．８１１゜８１２．８ｔｓ　　に割り当てられるバンク
番号はそれぞれ「ＯＡ」、［０ｋ３Ｊ、　ｌ’−０（、
”Ｊ、１０ＩＪＪ　　である。

８００、Ｓ０１　　から発行されたアクセス要求は、前
マシンサイクル（＃Ｘ１１Ｔ？）で８１２．８１３　か
ら発行されたアクセス要求と同一バンク番号である念ぬ
、バンクビジィ−（記憶装置を構成するｌ（、ＡＭのサ
イクルタイム分アクセス姿求の送出金抑Ｉ卜する。）時
間分待たなければならない。Ｓ１０、Ｓ１２から発行さ
れるアクセス要求は、前マシンサイクル時と同様、８０
２，８０３　　から発行されるアクセス要求と競合をお
こし、前記優先順位に従い８０２．８０３から発行され
るアクセス要求が選ばれる。

この結果時刻Ｔ６で記憶装置に発行されるアクセス要求
は、８０２．８ｏｓ、８１２．８１５　から発行される
アクセス要求である。同様に時刻Ｔ８、Ｔ１０゜Ｔ１２
・・・・・・で記憶装置に送出されるアクセス要求は。

時刻Ｔ６で送出されるアクセス要求と同じであるヶ即ち
、第９図に示されるごとく、記憶装置に送出されるアク
セス翳求は、アクセス要求制御装置８０２．５ｏ１８１
２．８１Ｍ　から発行されるアクセス要求で、アクセス
要求１ｔｌＪ御装置８００．　Ｓ０１゜８１ｎ、Ｓ１１
　から発行されるアクセス要求は、バンクビジィ−時間
分だけ待たされる。８ｇ７図に示したプログラムを、こ
の例にあてはめると、処理時間は図８１ｃｌのようにな
る。このように、要素並列パイプライン処理方式により
処理される転送パイプラインでは、同時に発行されるア
クセス要求間の同期をとって処理するたぬ同時に発行さ
れるアクセス要求のあるアクセス要求だけ待たされるこ
とは著るしい性能低下をまねくことになる。その性能低
下を防ぐには、先行する転送パイプラインを優先的に処
理し、後続の転送パイプラインは。

パンクビジィ−時間分だけ、処理を中断させ（待たせ）
で、処理を開始する時間を遅らせる万がバンクの競合を
無（し、結果的には処理時間が短縮できる。従って要素
並列パイプライン処理方式で処理する転送パイプライン
は、バンクビジィ時間分だけ処理開始時刻をずらす万が
望ましい。ところが前述した従来の記憶制御方式は、１
本の転送パイプラインで処理することを前提としており
、複数組の転送パイプラインを有する記憶制御方式につ
いては考慮されておらず、複数組の転送パイプラインを
要素並列パイプライン処理方式により処理する場合、メ
モリアクセスの過半数以上を示めるアドレス連続ケース
において前述したように著るＬい性能低下をまねくとい
う問題がある。

本発明の目的は、同時に発行される複数のアクセス要求
間の同期をとって処理されるいわゆる要素並列パイプラ
イン処理される転送パイプラインを複数組有する記憶制
御方式においても、性能低下を最小限（バンクビジィ−
時間分の待時間）にとどめ、（図８１ｄｌのように）か
つ複数のアクセス要求間の同期をとりつつ高速に処理す
る記憶制御方式を提供することにある。

〔課題を解決するための手段〕 アクセス要求制御装置が、命令解読情報とアドレス情報
をもとに記憶装置上の連続領域をアクセスするか否かを
検出し、その検出結果をアクセス要求に付加して送出し
、優先順位決定装置に人力する。優先順位決定装置にお
いては、記憶装置上の連続領域をアクセスするなら、先
行命令を処理する転送パイプラインのバンク番号を毎マ
シンサイクル覚えておき、後続命令を処理する転送ノく
イブラインのバンク番号が先行命令を処理する転送パイ
プラインと競合を起こしそうなら、後続命令を処理する
転送パイプラインのアクセス要求を待たせ、先行命令を
処理する転送パイプラインのアクセス要求を優先的に処
理する制御回路を設ける。

〔作用〕

ベクトルデータの如き一連のデータに対するアクセス動
作を、複数のアクセス要求制御装置に要素を分割して割
り当てて処理する転送パイプラインを複数有する計算機
システムで処理する際、各アクセス要求制御装置は、記
憶装置上の連続領域をアクセスすることを検出し、その
検出情＠（付η口情＠１）をアクセス’Ｋｌ末に打力Ｉ
ＬＬでアクセス要求を発行する。複数のアクセス要求制
御装置が同時に発行するアクセス要求とその付加情報を
、優先順位決定装置に入力し、その付加情報をもとに後
続命令の転送パイプラインのメモリアクセスと先行命令
の転送パイプラインのメモリアクセスとが競合を起こし
そうな時には、後続命令の転送パイプラインのアクセス
要求ヲ待たせ、先行命令の転送パイプラインのアクセス
要求を優先的に処理することにより、競合を無くして複
数の転送パイプラインを処理する。これによりアクセス
要求開側装置から同時に発行されるアクセス要求間の同
期ずれ少なくシ、並列にかつ高速に記憶装げヘアクセス
要求を発行することができる。又、後続命令の処理を待
たせ、先行命令を先に処理するのでプログラム実行上も
望ましい。

〔実施例」 以下、本発明の一実施例について説明する。第１図は、
要素並列パイプライン処理によりベクトル命令を処理す
る計算機システノ・の主要部の構成例である。ここで計
算機システムは、ベクトル演算器、ベクトルレジスタの
読み出り、’！き込み制御、アクセス要求制御装置等の
制御を行うベクトル命令制御装置１１ｉ１０．記憶装置
１１１７上のデータをベクトルレジスタに読み出す、あ
るいはベクトルレジスタのデータを記ｔｉｉ装置ｆ１１
７上に書き込む時の記ｔｉ裟置土の番地（アドレス）を
指示するアドレスレジスタ群１１．’Ｉ！Ｉ数（本実施
例では４とする）の演算装置１２Ａないし１２Ｄ、該演
算装置１２と記憶装置１１７間のデータバッファの役割
を持つベクトルレジスタ１！ＩＡないＬＥＡＤ、ベクト
ル命令制御装置１０からの命令解読指示とアドレスレジ
スタ群１１からのアドレス情報によりアドレス計算を行
いアクセス要求を発行する論理的に２本のアクセス要求
制御装置１４Ａ ＤＯ１１４Ａ１ないし１４Ｄ１、記憶制御装置１９，記
憶装置１７を備えている。記憶装置１７は各々独立にア
クセス可能な記憶パンクの集まりである複数（本実施例
では４とする）の記憶バンク群１７Ａないした　７Ｄか
ら成り、アクセス要求に伴うアドレス情報をデコードし
た結果どの記憶バンク群にアクセスするかが決足される
。記憶制御装置１９は、アクセス要求制御装置対応のア
クセス要求スタック装置１５Ａ口ないし１５ＤＯ１１５
Ａ１ないし１５Ｄ１．ｗみ出しデータバッファ装＠１８
ＡＯないし、１　８ＤＯ１１８Ａ１ｒｆＬ’し１８１）
１．　１ｉｔ２憶Ａンク群ＮＧの優先順位決定装置１１
６ＡないＬ１６Ｄから取る。

第１図に示す計１を機システムにおいて、要素並列パイ
プライン処理方式により処理した場合の動作概要につい
て、記憶装置からの読み出し、読み出Ｌ、演算，：ｔき
込み（間頃点に示した１．　２．　Ｗ。

４の命令と同じ）という動作を例にとって説明する。

まずベクトル命令側？ｆｌｌｌｉ［１０は，ベクトル命
令コードを解読し記憶装置１７からベクトルデータをベ
クトルレジスタ１３に格納する場合（読み出し）、ベク
トル命令の種類（動作内容：例えば８バイトの読み出り
等）を示すコードとベクトル命令で指定されたベクトル
アドレスレジｘｐ、ベクトルアドレスペースレジスタ、
ベクトルアドレス増分レジスタの番号の内容をアドレス
レジスタ群１１より読み出しアクセス要求制御装＋１１
４に送出する。又，ベクトル命令制ｍｆｅ晴１ａは，論
理的に２組あるアクセス要求制御装置のどちらに処理を
割り当てるかを決足し、どちらにもアクセス要求が無い
時には，アクセス１！末制御装ｅ１４Ａ口ないし１．１
！ＤＯ（以下「０」系転送パイプラインと呼ぶ）［に割
り当て、０系転送パイプラインにアクセス要求がありア
クセス動作中であれば、アクセス要求制御装置ｔ１４Ａ
１ないし１４Ｄ１（以下「１」系転送パイプラインと呼
ぶ）Ｉｌｌに割り当て、１系転送パイプラインがアクセ
ス動作中であれば、０系転送パイプラインに割り当てる
。０系・１系転送パイプライン両系アクセス動作中であ
るならば、ベクトル命令制御装置１１１Ｑは割り当て処
理を待たせ、先に非アクセス動作中となった系の転送パ
イプラインに処理を割り当てる。本実施例では、ベクト
ル命令制御装［２０は初めの読み出しは０系転送パイプ
ラインに処理を割り当て、０系転送パイプラインの各々
アクセス要求制御装置１４Ａ。

ないし１４１）０にアドレスレジスタ群１１から読み出
したベクトルアドレスレジスタ、ベクトルアドレスペー
スレジスタ、ベクトルアドレス増分レジスタの値を同時
にセットし、ベクトルの各要素を次のようにアクセス要
求制御装置１　ｊＡＱないし１４ＤＯに割り当て、アク
セス要Ｘを生成させる。

アクセス要求制御装置（０系転送パイプライン）（ｎは
正の整数） アクセス要末制御装を纜１４ＡＯないしたＡｌ）ｏ　は
同時に発行するアクセス要求のアドレス計算ヲ行い、対
応するアクセス要求スタック装置１１ｉ１５ＡＯないし
１５ＤＯに同時にスタックさせる。該各々スタック装ｒ
！１１５ＡＯｆｌ　イＬ　１５１）０では、アクーｔ＝
ｘ要求のアドレスに５基づき、目的の優先順位決定装置
１６Ａないした　６Ｎ）のいずれかに送出する。該各々
優先順位決足装ｆｌ１１６にないし１６ＩＪでは複数の
アクセス要求が競合した場合、所定の優先順位に従って
一つのアクセス要求を選択し、それぞれ対ｃ５する記憶
バンク群１７ＡないＬ１７１）に対してアクセス＊Ｘ全
送出する。各々記憶バンク群に送出したアクセス要求に
対応する読み出しデータは固定時１ｄ１（アクセス時間
に相当）後に記憶制＋ｉＩＩ装置１９に返送され、それ
ぞれアクセス要求制御装置１４ＡＣＬない１＝１４１）
０に対応した読み出しデータバッファ装ｆｉｌ　１８Ａ
Ｏないし１８１）０にセットされる。この読み出しデー
タは、アクセス要釆割＠装置１４Ａ　ＯないしたｌＤＱ
が同時に発行したＡ個のアクセス要求のデータが全て読
み出された時点で、発行順に各々アクセス要求制御９１
＠置１４ＡＯないし１４Ｄ　ｏ　Ｋ’ｌ送すれ、ベクト
ルレジスタ１３Ａないし１３１）　Ｋ同時に格納される
。ベクトルレジスタト％’１素の割り当てを以下に示す
。

ベクトルレジスタ ２蔽目の読み出し動作が同様にベクトル命令制菌装置１
０がベクトル命令をｌｓ読し、今度は１系転送パイプラ
インのアクセス要求制御装置１１　ＪＡｌない１１１Ｄ
１に対して、ベクトル命令の棧鶏を示すコードとベクト
ル命令で指定された番号のベクトルアドレスレジスタ、
ベクトルアドレスペースレジスタ、ベクトルアドレス増
分レジスタの内容をアドレスレジスタ群から読み出して
送出し、１系転送パイプラインの各々アクセス要求制御
装置１４Ａ１ないし１４Ｄ１　に同時にセットさせ、ベ
クトルの各要素を次のように分割し割り当てアクセス要
求を生成させる。

アクセス要求制御装置ｌ（１系転送パイプライン）（ｎ
は正の整数） アクセス要求制御装［１４Ａ１ないし１４Ｄ１は同時に
発行するアクセス要求のアドレス計Ｘｔ行い、対応する
アクセス要求スタック装置　１５Ａ１ないし１５Ｄ１に
同時にスタックさせる。該各々スタック装置１５Ａ１な
いし１５Ｄ１では、アクセス硬水のアドレスに基づき、
目的の優先１１位決定装童１６Ａないし１６Ｄのいずれ
かに送出する。該各々後先職位決定装置１，６Ａないし
たＡｌ）では複数のアクセス要求が競合した場合、所定
の優先順位に従って一つのアクセス要求を選択し、それ
ぞれ対応する記憶バンク群１７Ａないし１７１）に対し
てアクセス要求を送出する。各々記憶バンク群に送出し
九アクセス要末に対応する読み出しデータは固定時間（
アクセス時間に相当）後に記憶制御装置１９に返送され
、それぞれアクセス４に水制御装置１４Ａ１ないし１４
Ｄ１に対応した読み出しデータバッファ装置１８Ａ１な
いしたＢＤＩにセットされる。この読み出しデータは、
アクセス要求制御装置１４Ａ１ないし１４Ｄ１が同時に
発行した４個のアクセス要求のデータが全て読み出され
た時点で、発行順に各々アクセス要求１１１Ｊａ装置１
４Ａ１ないＬ１４Ｄ　Ｉ　Ｋａ送され、ベクトルレジス
タ１３Ａないし１３０に同時に格納される。ベクトルレ
ジスタと各要素の割り当ては前述したのと同じである。

次にベクトルレジスタ１３Ａないし１３Ｄに格納された
データを演算する場合、ベクトルの各要素を以下のよう
にｙＩｘ装置１２Ａないし１２Ｄに割り当て、演算Ｍ果
を再びベクトルレジスタに格納する。

演算装置 この演算動作では、４個の演算袋［１２Ａないし１２Ｄ
は完全に同期して演算が行われ１例えば第０．１，２．
３要素の結果は同時に求められ、同時刻でベクトルレジ
スタ１３Ａないし１３Ｄに格納される。

最後に、ベクトルレジスタ１３Ａないし１３Ｄに格納さ
れたデータを記憶装置ｉ１７に書き込む場合。

前述したデータ読み出しと同様にどちらの系の転送パイ
プラインを使うかを決定し、各要素がアクセス要求制御
装置１１ｊＡｏないし１４ＤＯあるいは１４Ａ１ないｌ
−１４ＤＩに割り当てられ、又、アドレス情報もセット
される。割当てられた４イーの要素、例えば第０．１％
　２．３Ｇ素は、対応するアクセス要求スタック装置１
５Ａ口ないし１５ＤＯ，あるいは１５Ａ１ないし１５Ｄ
１に送出される。以降の記憶装置１７へのアクセス要求
送出までの処理は、読み出し動作と同様である。

以上述べたように、各々４個の演算装備１２ＡないＬ１
２１１．ベクトルレジスタ１３Ａないシ１３Ｄ、アクセ
ス要求制御装置ｔ　１４ＡＯない１１ａＤＯ１１４Ａ１
ないし１４Ｄ１は同期して処理される。したがって、同
期して動作させる要素並列パイプライン処理方式では、
一つの制御系論理で各々４個の演算袋［１２Ａないし１
２Ｄ１ベクトルレジスタ１５Ａないし１３Ｄ、アクセス
要求制御装＃１１４Ａ口ないし１４ＤＯ１１４Ａ１ない
し１４Ｄ１を制御するような論理構成をとることができ
る。

ところが、０系転送パイプライン・１系転送パイプライ
ンが同時に動作する時に両系転送パイプラインのアクセ
ス要求がぶつかり、各々４個のアクセス要求のある特定
のアクセス要求だけが待たされ、同時に発行され走アク
セス要求間の同期をとって処理する要素並列パイプライ
ン処理を行うと著るしい性能低下を招くことがある。こ
のため、０系転送パイプライン・１系転送パイプライン
の処理を部分的にシリアライゼーシーンし、競合を発生
させない優先順位決定装置を有する記憶制御方式が必要
である。

以下、記憶制御装置における優先順位決定装置について
第２囚を用いて説明する。

ベクトル命令制御製電１０は、ベクトル命令で指定され
ている番号のベクトルアドレスレジスタ、ベクトルアド
レスペースレジスタ、ベクトルアドレス増分レジスタの
内容を読み出し、各々の値をアクセス要求制御装置　１
　”ＡＯないし１ａｌ）０又は１４Ａ１ないＬ１４Ｄ１
内にあるワークのアドレスレジスタ群２ａＯ１７，１，
２１１２にそれぞれ同時にセットする。又、ベクトル命
令の命令コードｔＳ読し、通常のａ−ドあるいはストア
命令（リストベクトルのロード／ストアではない。）で
あるという情報と記憶装置のアクセス幅がＡＢＹｔｅで
あるか８Ｂｙｔｅであるかを検出し、アクセス要求制御
装置１４人口ないし１４ＤＯ内にあるフリップフロップ
２ｇ３Ａには通常のロード／ストア命令ならば１１＋を
、そうでないならば１０’　ｔ−５ａＳＢにはアクセス
幅が８Ｂｙｔｅならば’　ｔ　’　、　４Ｂｙｔｅなら
ばｌ　□　ｌが束ねられた全アクセス要求制御装置同時
にセットされろ。これらの情報は次のベクトル命令の動
作を行う時まで更新されない。アクセス要求制御喚＠　
１ａＡｏｆ！いし１ａｌ）（３あるいは１４Ａ１ないＬ
１４Ｄ１では、ワークのアドレスレジスタ群２トＬ　２
．１．２ａ２にセットされているベクトルアドレスレジ
スタ、ベクトルアドレスペースレジスタ、ベクトルアド
レス増分レジスタの値をアドレス計算器２　ａ　ａに入
力し、アクセスする記憶装置上のアドレスを求める。通
常のロード／ストア命令の計算方法は次のとおりである
。

アクセス要求制御装置 ＋「ベクトルアドレスペースレジスタ」＋（「ベクトル
アドレス増分レジスタＪ　ｘＡｎｘ３　）（ｎは正の整
数） 求められたアドレスはアドレス計算結果レジスタ２ａ６
にセットされる。更にアクセス要求制補装醍１４ＡＯな
い１１ａＤＧあるいは１７１Ａ１ないし１４Ｄ１内には
記憶装置の連続領域をアクセスするか否かを検出する検
出回路２ａ７があり、該回路は、通常のロード／ストア
命令でかつ記憶装置のアクセス幅が８Ｂｙｔｅでかつベ
クトルアドレス増分レジスタの絶対値が８　Ｂｙ　ｔ　
ｅである、あるいは通常のロード／ストア命令でかつ記
憶装置のアクセス幅がＡＢｙｔｅでかつベクトルアドレ
ス増分レジスタの絶対値がｌ１Ｂｙｔｅである時、アド
レス連続フリツブフロラフｆ　ｌ　１１にセットする。

該フリップフロップが１１１であれば記憶装置上の連続
領域をアクセスする（以下アドレス連続と呼ぶ）ことを
意味する。束ねられた４１１！のアクセス要求制御装置
ＩＡＡＱない１＝１４１）Ｏあるいは１４Ａ１　ないし
１４Ｄ１はアドレス計算結果とアドレス連続情報を同時
に求めアクセス要求に付加してアクセス要求スタック装
置ｔ１５ＡＯないＬ１５１）０あるいは１５Ａ１ないＬ
１５ＤＩＫ対して同時送出する。アクセス要求スタック
装置１１５Ａｏないし１５ＤＯあるいは１５Ａ１ないし
１５１）１には、アドレス、アドレス連続情報のスタッ
ク２ａ８．２１１９　　があり（本例では４個）アクセ
ス要求制御装置から発行されるアドレス、アドレス連続
情報をスタック番号０．１．２．３．０・・・というよ
うに順次スタックしスタック番号０番の内容が優先順位
決定装置に送出されるまでは、スタック０番の内容は更
新されないように制御している。アクセス要求スタック
装置１５Ａ口ないし１５１）Ｏあるいは１５Ａ１ないＬ
　１５１）１　は、スタックされたアドレスの内ｇｋ読
み出しデコーダ２−１０によりデコードを行いどの記憶
バンク群対応の優先順位決定装置に送出するかを決定し
１その決定された記憶バンク群対応の優先順位決定装置
に対してアドレスとアドレス連続情報を付加してアクセ
ス壺Ｘを送出する。記憶バンク群対応の優先順位決定装
＠　１６’Ａないし１６Ｄには、０系転送パイプライン
のアクセス要求スタック装置１１５ＡＯないし１５ＤＯ
からのアクセス要求・アドレス・アドレス情報をセット
するレジスタ２＃ＡＯないし２ＪＤ０．１系転送パイプ
ラインのアクセス要求スタック装置１５Ａ１ないＬ１５
１）１　　からのアクセス要求・アドレス・アドレス情
報をセットするレジスタ２ＪＡ１ないし２／Ｄ１．０系
転送パイプラインの優先順位を決定する回路２１０．１
系転送パイプラインの優先順位を決定する回路２＃１．
０系転送パイプラインの優先順位決定回路２ｆＯ１１系
転送パイプラインの優先順位決定回路２１１　で各々選
択されたアクセス要求間でバンクがぶつかった時の優先
順位を決定する最終優先順位決定回路２ｆ２．０系転送
パイプラインで選択されたアクセス要求・アドレス・ア
ドレス遵Ｗｃ１ｉ１報の各レジスタ２ｔ６０・２／！７
０・２／！８０．１系転送パイプラインで選択されたア
クセス要求・アドレス・アドレス連続情報の各レジスタ
２／６１・２メ７１・２４８１，０系転送パイプライン
で選択されたアドレスの加算あるいは減翼を行う演算器
１’５と１系転送パイプラインで選択されたアドレスの
加算あるいは減算を行う演′ｌＬ器２／６がある。演算
５２／！　５あるいは２１６は、アドレス連続であるな
らば次のマシンサイクルで入力される。あるいは次の次
のマシンサイクルで入力される、あるいは次の次の次の
マシンサイクルで入力される、・・・・・・、（バンク
ビジー時間内に入力される）アドレスを予測するために
ある。例えば本実施例では記憶パンク群対応の優先順位
決定回路置は４個あり、篇１図１ｄｌに示すアドレス（
、ａｌ＋ｏ）ｕｇｘは優先順位決定装置１１ｉ２６Ａに
。

（ａｌ＋１）ｕｇｘは優先順位決定装置１ｉ２６Ｂ［、
（Ａｒｔ＋　２　）ＨＥＸは優先順位決定装置！１２６
Ｃに、（４ｎ＋３）。

ＨＥＸ　ｋｉ優先順位決足装（ＩＩｔ２６Ｄに入力され
る。即ち予測するアドレスは（アドレス＋ｊ１ｍ）で表
わすことができ（ｍはバンクビジー時間分のマシンサイ
クル数）ｍ−３とすると本実施例の演算器２１５．２メ
ロは（選択されたアドレス±４）、（選択され次アドレ
ス±８）、（選択されたアドレス±１２）の計算を行い
次に来そうなアドレスを予測することができろ。更にそ
の予測したアドレスを最終優先順位決定回路２ポ２に入
力する。最終優先順位決定回路２／！２内には０系転送
パイプラインで選択されたアドレスにより計算された予
測アドレスと（２イ５の出力）１系転送パイプラインの
優先順位決定回路２ｔ１で選択されたアクセス要求のア
ドレスを比較する比較回路２ＣＯ，１系転送パイプライ
ンで選択されたアドレスにより計算されたアドレス（２
Ｉ６の出力）とＯ系転送パイプラインの優先順位決定回
路２ｔＯで選択されたアクセス要求のアドレスを比較す
る比較回路２ｅｌがあり、それぞれの結果と０系転送パ
イプライン、１系転送パイプラインの各々のアドレス連
続情報とをＡＮＩ）ゲート２Ｃ２，２Ｃ３でＡＮＤをと
９、該ＡＮｉ）ゲートの出力が°１′となった時に、他
方の（０系転送パイプラインなら１系転送パイプライン
の、１系転送パイプラインなら０系転送パイプラインの
）アクセス要求を待たせ、自系のアクセス要求を優先的
に処理する。（当然の拳ながら先行した転送パイプライ
ンの万が先に抑止機能が働く。）この抑止論理により先
行するメモリアクセスが優先的に選択されて記憶装置に
送出され、後続のメモリアクセスはバンクビジー時間分
だけ待たされて記憶装置にアクセス要求が送出されろこ
とになる。

以上の動作により、アクセス要求制御装置１４ＡＯない
ｌ−１，ａ［）０あるいは１４Ａ１ないし１４Ｄ１から
同時に発行されたアクセス要求間の同期をとりつつ処理
する要素並列パイプライン処理方式のメモリアクセスパ
イプラインを複数組有する記憶制御装置においても、問
題点で記し九性能低下を防止し高速に処理することが可
能となる。

〔発明の効果］ 本発明によれば、複数のアクセス要求制御装置に対して
、一つのアクセス命令の要素を分割して割り当てて処理
する景素韮列パイプライン処理方式において、複数組の
メモリアクセスパイプラインで同時に複数のアクセス命
令を処理する際、複数のパイプライン間の処理ｔ一部分
的にシリアライゼーシーンし、競合による乱れを無くす
ことにより、各々メモリアクセスパイプラインの処理を
高速に実行できることになる。

更に要素並列パイプライン処理において、著るしい性能
低下を防ぐことができ、要素並列パイプライン処理方式
の実現容易性の向上に大きな効果がある。

【図面の簡単な説明】

第１図、第２図は本発明による記憶側ｔｉｌｌ装置の一
実施例を示す図、第３図、第４図、第５図、第６図は従
来の記憶制御方式を説明する図、第７図は問題点で例に
したプログラムを示す図、第８図、第９図は問題点を説
明する図である。 １０・・・ベクトル命令制御装置、１１・・・アドレス
レジスタ群、１４Ａ口ないＬ１４Ｄｏ、１４Ａ１ないし
１４Ｄ１・・・アクセス要求側ａ装置、１５Ａ口ないし
１５ＤＯ１１５Ａ１ないし１５Ｄ１・・・アクセス登米
スタック装置、１６Ａない（−１６１３・・・アクセス
要求優先順位決定ｆｃｔｉｌ。 第　２　図 第　２　図 劣　２　図 （Ｃ） マ　　Ｓ　　聾　　１ ＼　　＼　　＼　　＼ 第　３　図 第４図 ア７ｔスデ木ｆｌ！”、り即吹ｌへ 第　６　区 躬　７７ Ｄｏ　　１０　　ε＝ｆ、ｆ００ Ａ（ε）＝　　ａ（ｉ）＋　　Ｃ（ｉ’）ｔｏ　　Ｃ？
）ＮＴｉＮＵＥ ＄　８　面 （’４） （ｂ） 丸理巧閘 第　８　図 （Ｃ） （反） ２引。 名９図 口内の麦ｒ言′ｌま アクセスＴ６）Ｘ：＞７．をう 手続補正書（自発） 特許庁長官殿　　　　　　　　　６３　７　１５事件の
表示 昭和６５　年特許願第　８９０１１　　　シＪ・補正を
する者 °餠との１対係　特許出願人 名　　称　　　Ｚ５１Ｑ＋株式会１１１１　　　立　製
　作　所代　　　理　　　人 Ｒ４４”　８７４　ｇ）８り、ｓ、、ｓ＠（１）明細書
の「特許請求の範囲」の欄を別紙の通り訂正する。 （２）明細書第２ページ第３行目を「（九は０又は正の
整数）」と訂正する。 （３）明Ａｆｆｌ？第１０ページ第７行目の［８゜（１
００Ａ）Ｊを「５０（５５０ｋ）　Ｊ　と訂正する。 （４）明細書第２７ページ第３行目の「ずれ少なくシ。 ・・・」を「ずれを少なくシ、・・・」と訂正する。 （５）明細書第３１ページ第２行目を１（？Ｌは０又は
正の整数）」と訂正する。 （６）明細書第５３ページ第９行目の「（？Ｌは正の整
数）」を削除する。 （７）明ｍ−ａ第３５ページ第７行目の「同時刻で」を
「同時刻に」と訂正する。 （８）明細書第３８ページ第１４行目を＋（［ベクトル
アドレス増分レジスタＪ　Ｘ　（４Ｋ）　）と訂正する
。 （９）明細書第３８ページ第１７行目を＋【　「ベクト
ルアドレス増分レジスタＪ　Ｘ　（４？Ｌ＋１）　）　
（！：ＮＴ正する。 （１０）明細書第３８ページ第２０行目を＋（「ベクト
ルアドレス増分レジスタＪ　Ｘ　（４？Ｌ＋２　）　）
と訂正Ｔる。 （１１）明細書！３９ページ第３行目を＋（１ベクトル
アドレス増分レジスメＪ　Ｘ　（４７Ｌ＋５）　）と訂
正する。 （１２）明細書第３１ページ第４行目の「（ｎは正の整
数）」を削除する。 （１５）図面の第４．５疎び６図をそれぞれ別紙の通り
訂正する。 以上 特許請求の範囲 １．　独立にアクセス可能な複数のバンクを有する記憶
装置と、前記記憶装置に対して複数のアクセス要求を発
行するアクセス要求制御装置と。 アクセス要求制御装置が発行する複数のアクセス要求間
の優先原付を決足し選択したアクセス要求を該当記憶バ
ンクに送出する記憶制御装置を有する計算機システムに
おいて、一つのアクセス命令を複数のアクセス要求制御
装置に対して側ｇ当て、前記複数のアクセス要求制御装
置から同時に発行される複数のアクセス要求を同期させ
て処理するメモリアクセスバイグラインを複数組有する
ことにＵ風！工複数のアクセス命令を処理できる記憶制
御装置であり、複数のアクセス命令の主記憶装置へのア
クセス要求が虜合Ｔる可能性を検出する手段を設け、該
可能性を検出した場合には、先行するアクセス命令の処
理を後続のアクセス命令よりも優先的に処理する記憶制
御装置を設けたことを特徴とする記憶制御方式。 Ｚ　アクセス命令が記憶装置上の連続領域のベクトルに
対してアクセスするか否かを検出する手段を具備し、該
手段の結果をもとに先行゛ｒるアクセス命令を後続のア
クセス命令より優先的に地理するか否かを決足する記憶
制御装置を設けたことを特徴とする特許請求の範囲第１
項記載の記憶制御方式。 肩　４記

Claims (1)

1. 【特許請求の範囲】 １、独立にアクセス可能な複数のバンクを有する記憶装
   置と、前記記憶装置に対して複数のアクセス要求を発行
   するアクセス要求制御装置と、アクセス要求制御装置が
   発行する複数のアクセス要求間の優先順位を決定し選択
   したアクセス要求を該当記憶バンクに送出する記憶制御
   装置を有する計算機システムにおいて、一つのアクセス
   命令を複数のアクセス要求制御装置に対して割り当て、
   前記複数のアクセス要求制御装置から同時に発行される
   複数のアクセス要求を同期させて処理するメモリアクセ
   スパイプラインを複数組有することにより、同時に複数
   のアクセス命令を処理できる記憶制御装置であり、複数
   のアクセス命令の主記憶装置へのアクセス要求が競合す
   る可能性を検出する手段を設け、該可能性を検出した場
   合には、先行するアクセス命令の処理を後続のアクセス
   命令よりも優先的に処理する記憶制御装置を設けたこと
   を特徴とする記憶制御方式。 ２、アクセス命令が記憶装置上の連続領域のベクトルに
   対してアクセスするか否かを検出する手段を具備し、該
   手段の結果をもとに先行するアクセス命令を後続のアク
   セス命令より優先的に処理するか否かを決定する記憶制
   御装置を設けたことを特徴とする特許請求の範囲第１項
   記載の記憶制御方式。