JPH01253280A - たて型伝導度変調型mosfetの製造方法 - Google Patents
たて型伝導度変調型mosfetの製造方法Info
- Publication number
- JPH01253280A JPH01253280A JP8093388A JP8093388A JPH01253280A JP H01253280 A JPH01253280 A JP H01253280A JP 8093388 A JP8093388 A JP 8093388A JP 8093388 A JP8093388 A JP 8093388A JP H01253280 A JPH01253280 A JP H01253280A
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- type
- gold
- oxide film
- igbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000010931 gold Substances 0.000 claims abstract description 36
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052737 gold Inorganic materials 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝導度変調型MOSFET (以下これをI
GBTと略称する)の製造方法に関する。
GBTと略称する)の製造方法に関する。
従来パワースイッチング素子としてたて型MOSFET
やその変形であるI GBTが知られており、I GB
Tはたて型MOS F ETの高速スイッチング性とバ
イポーラトランジスタの低インピーダンスを兼ね備えた
素子として注目されているものである。
やその変形であるI GBTが知られており、I GB
Tはたて型MOS F ETの高速スイッチング性とバ
イポーラトランジスタの低インピーダンスを兼ね備えた
素子として注目されているものである。
まず第4図にNチャネルのrGBTの要部構成。
第5図にその等価回路を示し、両図を参照してIGBT
の構成と動作の概要を述べる。IGBTの主要な部分は
第4図のように符号順にエミッタ(E)1、ゲー)(G
)2. コレクタ(c)1基板の一部であるP°コレク
タ4.同じ<N”バッファ層5.同じくN−ベース層6
.P4エミッタ7、N9ソース8.ゲート酸化膜9.ポ
リシリコンゲート1oである、その動作は第5図かられ
かるように、第4図のP゛コレクタ4N−ベース層6お
よびP0エミッタ7からなるPNP )ランジスタ11
のベースに、MOSFET12から電流を供給して動作
させるので、基本的にはバイポーラトランジスタの特徴
を多くもっている。特にスイッチング特性はPNP ト
ランジスタ11の特性によって大きく左右される。
の構成と動作の概要を述べる。IGBTの主要な部分は
第4図のように符号順にエミッタ(E)1、ゲー)(G
)2. コレクタ(c)1基板の一部であるP°コレク
タ4.同じ<N”バッファ層5.同じくN−ベース層6
.P4エミッタ7、N9ソース8.ゲート酸化膜9.ポ
リシリコンゲート1oである、その動作は第5図かられ
かるように、第4図のP゛コレクタ4N−ベース層6お
よびP0エミッタ7からなるPNP )ランジスタ11
のベースに、MOSFET12から電流を供給して動作
させるので、基本的にはバイポーラトランジスタの特徴
を多くもっている。特にスイッチング特性はPNP ト
ランジスタ11の特性によって大きく左右される。
スイッチングスピードを制御するために従来種々の方法
が実施されており、ライフタイムキラーと称しているが
、これはキャリアのトラップ準位をシリコンのバンドギ
ャップ中に導入し、キャリアの再結合を促進させること
により、スイッチングスピードを速くしようとするもの
である。具体的には放射線や電子線などを用いてシリコ
ン中にダメージをつくる方法と、金(Au)や白金(P
L)などをシリコン機中に熱拡散する方法がある。こ
れらの方法はそれぞれ一長一短があり、どちらがよいか
は−概には言えない、しかし、金や白金を拡散する方法
は従来バイポーラトランジスタや高速ダイオードに用い
られており、技術的にも成熟していることから、I G
BTヘライフタイムキラーとして適用するのは容易であ
る。
が実施されており、ライフタイムキラーと称しているが
、これはキャリアのトラップ準位をシリコンのバンドギ
ャップ中に導入し、キャリアの再結合を促進させること
により、スイッチングスピードを速くしようとするもの
である。具体的には放射線や電子線などを用いてシリコ
ン中にダメージをつくる方法と、金(Au)や白金(P
L)などをシリコン機中に熱拡散する方法がある。こ
れらの方法はそれぞれ一長一短があり、どちらがよいか
は−概には言えない、しかし、金や白金を拡散する方法
は従来バイポーラトランジスタや高速ダイオードに用い
られており、技術的にも成熟していることから、I G
BTヘライフタイムキラーとして適用するのは容易であ
る。
(発明が解決しようとする!la)
以上のようにスイッチングスピードをあげるために、シ
リコン中に金を熱拡散することは技術的に容易であるが
、金拡散したI GBTでは特に次のような問題を生ず
る。
リコン中に金を熱拡散することは技術的に容易であるが
、金拡散したI GBTでは特に次のような問題を生ず
る。
第6図は金を拡散してないI GBTと金を拡散したI
GBTとの比較で示した静特性の線図である。第6図に
おいて横軸はコレクタ電圧、縦軸はコレクタ電流を表わ
し、点線の曲線G41が金を拡散してないI GBTの
特性、実線の曲線(ロ)が金を拡散したI GBTの特
性である。第6図のように金を拡散したIGBTの静特
性曲線(ロ)は一定のコレクタ電圧V Cl +L k
lまでは非常に高抵抗であり、僅かしか電流が流れない
が、それ以上になると急激にインピーダンスが低下し、
金を拡散してないIGBTの特性曲線(イ)に近づく、
このように金を拡。
GBTとの比較で示した静特性の線図である。第6図に
おいて横軸はコレクタ電圧、縦軸はコレクタ電流を表わ
し、点線の曲線G41が金を拡散してないI GBTの
特性、実線の曲線(ロ)が金を拡散したI GBTの特
性である。第6図のように金を拡散したIGBTの静特
性曲線(ロ)は一定のコレクタ電圧V Cl +L k
lまでは非常に高抵抗であり、僅かしか電流が流れない
が、それ以上になると急激にインピーダンスが低下し、
金を拡散してないIGBTの特性曲線(イ)に近づく、
このように金を拡。
散したI GBTの特性曲線(ロ)は、あたかもサイリ
スタの如き特性を呈し、異常な動作をする。このような
特性はIGBTが用いられる周辺回路の正常な動作にも
支障をもたらし、また素子の並列運転を困難にするもの
である。
スタの如き特性を呈し、異常な動作をする。このような
特性はIGBTが用いられる周辺回路の正常な動作にも
支障をもたらし、また素子の並列運転を困難にするもの
である。
本発明は上述の点に鑑みてなされたものであり、その目
的はIGBTにおける金拡散に起因する不都合、すなわ
ちV Cl 1%1を減少もしくは無くし、さらにオン
電圧の低いI GBTを製造する方法を提供することに
ある。
的はIGBTにおける金拡散に起因する不都合、すなわ
ちV Cl 1%1を減少もしくは無くし、さらにオン
電圧の低いI GBTを製造する方法を提供することに
ある。
本発明はNチャネルI GBTを製造する方法であって
、全製造工程のうちの 1)N型ベース層にゲート酸化膜を形成する工程ii)
ゲート酸化膜上にポリシリコン層を形成する工程 iii )ポリシリコン層を選択的フォトエツチングし
てポリシリコンゲートを形成する工程 の三つの工程の少なくとも一つの工程の前に、N型ベー
ス層にN型不純物を導入して表蘭をこのN型ベース層よ
り低抵抗とし、しかる後にN型ベース層に金の拡散を行
なう工程を含むようにしたものである。
、全製造工程のうちの 1)N型ベース層にゲート酸化膜を形成する工程ii)
ゲート酸化膜上にポリシリコン層を形成する工程 iii )ポリシリコン層を選択的フォトエツチングし
てポリシリコンゲートを形成する工程 の三つの工程の少なくとも一つの工程の前に、N型ベー
ス層にN型不純物を導入して表蘭をこのN型ベース層よ
り低抵抗とし、しかる後にN型ベース層に金の拡散を行
なう工程を含むようにしたものである。
スイッチングスピードをあげるためにNチャネルIGB
TのN−ベース層に金を拡散すると、金がP型不純物と
なってN−ベース層の抵抗を高め、第5図のPNP)ラ
ンジスタが作動したとき、伝導度変調により急激にキャ
リアが増加して抵抗が下がるために、VCEI□、が現
われるのであるから、本発明では全製造工程のうちの前
記三つの工程の少なくとも一つの工程の前に、N型不純
物を導入してあらかじめN−ベース層を低抵抗にしてお
き、その後に金拡散う行なうようにして、N−ベース層
の比抵抗を厚さ方向について均一もしくは表面をやや低
抵抗とすることにより、V C1! (Lいを減少また
は消滅させることを可能とするものである。
TのN−ベース層に金を拡散すると、金がP型不純物と
なってN−ベース層の抵抗を高め、第5図のPNP)ラ
ンジスタが作動したとき、伝導度変調により急激にキャ
リアが増加して抵抗が下がるために、VCEI□、が現
われるのであるから、本発明では全製造工程のうちの前
記三つの工程の少なくとも一つの工程の前に、N型不純
物を導入してあらかじめN−ベース層を低抵抗にしてお
き、その後に金拡散う行なうようにして、N−ベース層
の比抵抗を厚さ方向について均一もしくは表面をやや低
抵抗とすることにより、V C1! (Lいを減少また
は消滅させることを可能とするものである。
(実施例〕
はじめに本発明を達成するに至った実験的考察について
述べる0本発明者は金を拡散したIGBTを詳細に調査
した結果次のような事実が判明した、再びこれまでの図
を引用するが第4図のN−ベース層6の比抵抗が高いほ
ど第6図の特性曲線ではvcElい、の値が大きくサイ
リスタに類似した特性をもつ、また第4図のa−a’線
に沿って、すなわち厚さ方向のN−ベース層6の比抵抗
を測定すると第1図のようになる。第1図は横軸がN−
ベース層の表面からの厚さ方向距離、縦軸は金濃度また
は比抵抗であり、この線図は表面に向って比抵抗が高く
なることを示している。これは金がシリコンに対してP
型の不純物となり、N型シリコンのベース層6の比抵抗
を高くするものと考えられ、したがって拡散した金は表
面に集るという特性をもつ。
述べる0本発明者は金を拡散したIGBTを詳細に調査
した結果次のような事実が判明した、再びこれまでの図
を引用するが第4図のN−ベース層6の比抵抗が高いほ
ど第6図の特性曲線ではvcElい、の値が大きくサイ
リスタに類似した特性をもつ、また第4図のa−a’線
に沿って、すなわち厚さ方向のN−ベース層6の比抵抗
を測定すると第1図のようになる。第1図は横軸がN−
ベース層の表面からの厚さ方向距離、縦軸は金濃度また
は比抵抗であり、この線図は表面に向って比抵抗が高く
なることを示している。これは金がシリコンに対してP
型の不純物となり、N型シリコンのベース層6の比抵抗
を高くするものと考えられ、したがって拡散した金は表
面に集るという特性をもつ。
MOSFET (第5図12)によりチャネルから供
給された電子はN−ベース層6へPNP )ランジスタ
(第5図11)のベース電流となって流れるが、この
場合表面近傍の抵抗が高いために、PNPトランジスタ
11が動作する電流を十分に供給し難くなる。しかし、
電流が増え遂にPNPトランジスタ11が作動するよう
になると、伝導度変調によりベース層6中のキャリアが
急激に増加して抵抗が下がる。これが前述したVex
+t h)として測定されるわけである。したがってベ
ースN6の抵抗が高いほど特性上は金拡散の影響を受け
やすくなる。
給された電子はN−ベース層6へPNP )ランジスタ
(第5図11)のベース電流となって流れるが、この
場合表面近傍の抵抗が高いために、PNPトランジスタ
11が動作する電流を十分に供給し難くなる。しかし、
電流が増え遂にPNPトランジスタ11が作動するよう
になると、伝導度変調によりベース層6中のキャリアが
急激に増加して抵抗が下がる。これが前述したVex
+t h)として測定されるわけである。したがってベ
ースN6の抵抗が高いほど特性上は金拡散の影響を受け
やすくなる。
以上の実験的考察から金を拡散したI GBTの挙動の
機構を明らかにし、これを解決するためには次のように
すればよいことがわかる。すなわち、シリコン基板の表
面をあらかじめやや低抵抗にしておき、金拡散を行なっ
た後、最終的に第2図のような比抵抗をもつようにする
ことである。第2図は第1図と同様にN−ベース層の表
面からの厚さ方向の距離と比抵抗の関係線図であるが、
第2図では第1回と異なり比抵抗は実線のように平坦で
あるか、点線のように表面がやや低抵抗となっている。
機構を明らかにし、これを解決するためには次のように
すればよいことがわかる。すなわち、シリコン基板の表
面をあらかじめやや低抵抗にしておき、金拡散を行なっ
た後、最終的に第2図のような比抵抗をもつようにする
ことである。第2図は第1図と同様にN−ベース層の表
面からの厚さ方向の距離と比抵抗の関係線図であるが、
第2図では第1回と異なり比抵抗は実線のように平坦で
あるか、点線のように表面がやや低抵抗となっている。
次に第2図のように金を拡散した後もベース層の表面比
抵抗が高くならないようにするため、シリコン基板の表
面をあらかじめ低抵抗にしておくための手段について述
べる。
抵抗が高くならないようにするため、シリコン基板の表
面をあらかじめ低抵抗にしておくための手段について述
べる。
第3図はI GBTの製造工程順の一部を示した工程図
である。第3図(1)はP6シリコン板上にN−ベース
層を成長させたシリコン基板13のままである。N0バ
ッファ層は図示を省略した。第3図(2)は基板13の
表面にゲート酸化膜14を形成する工程。
である。第3図(1)はP6シリコン板上にN−ベース
層を成長させたシリコン基板13のままである。N0バ
ッファ層は図示を省略した。第3図(2)は基板13の
表面にゲート酸化膜14を形成する工程。
第3図(3)はゲート酸化膜14の上にポリシリコン層
15を形成する工程、そして第3図(匂はポリシリコン
1115を選択的にフォトエツチングしてポリシリコン
ゲート16を形成する工程である。
15を形成する工程、そして第3図(匂はポリシリコン
1115を選択的にフォトエツチングしてポリシリコン
ゲート16を形成する工程である。
本発明におけるシリコン基板13の表面すなわちN−ベ
ース層の表面を低抵抗とする工程は第3図の+l)から
(2)へ移る間1(2)から(3)へ移る間、(3)か
ら(4〕へ移る間の三つの機会の少なくとも一つに追加
すればよい、第3図では表面低抵抗化するための工程を
追加する所を矢印A、矢印B、矢印Cとして表わしてい
る。Aはゲート酸化膜14を形成する前、Bはポリシリ
コン層15を形成する前、Cはポリシリコン層15をフ
ォトエツチングする前を意味する。
ース層の表面を低抵抗とする工程は第3図の+l)から
(2)へ移る間1(2)から(3)へ移る間、(3)か
ら(4〕へ移る間の三つの機会の少なくとも一つに追加
すればよい、第3図では表面低抵抗化するための工程を
追加する所を矢印A、矢印B、矢印Cとして表わしてい
る。Aはゲート酸化膜14を形成する前、Bはポリシリ
コン層15を形成する前、Cはポリシリコン層15をフ
ォトエツチングする前を意味する。
基板13の表面を低抵抗とする具体的方法は、イオン注
入法によるのが最も実用的であり、注入するイオンはf
i(P)、砒素(As)もしくはアンチモン(Sb)な
どのN型不純物を用い、ドーズ量は2×10”atom
s /−以下とする。
入法によるのが最も実用的であり、注入するイオンはf
i(P)、砒素(As)もしくはアンチモン(Sb)な
どのN型不純物を用い、ドーズ量は2×10”atom
s /−以下とする。
以上のように本発明ではN−ベース層をもつ■GETの
全製造工程のうちの三つの工程、すなわちi)N型ベー
ス層の表面にゲート酸化膜を形成する工程、1;)ゲー
ト酸化膜上にポリシリコン層を形成する工程、 1i
i)ポリシリコン層を選択的フォトエツチングしてポリ
シリコンゲートを形成する工程の少なくとも一つの工程
の前に、N型不純物であるP、Asもしくはsbをイオ
ン注入して表面の比抵抗を第2図のようにし、その後に
金の拡散を行なう工程をとり入れることにより、金拡散
に伴なうvct+th+を減少または消滅させることを
可能とするものである。
全製造工程のうちの三つの工程、すなわちi)N型ベー
ス層の表面にゲート酸化膜を形成する工程、1;)ゲー
ト酸化膜上にポリシリコン層を形成する工程、 1i
i)ポリシリコン層を選択的フォトエツチングしてポリ
シリコンゲートを形成する工程の少なくとも一つの工程
の前に、N型不純物であるP、Asもしくはsbをイオ
ン注入して表面の比抵抗を第2図のようにし、その後に
金の拡散を行なう工程をとり入れることにより、金拡散
に伴なうvct+th+を減少または消滅させることを
可能とするものである。
本発明の方法により得られるI GBTは、例えばター
ンオフ時間0.1psecの素子でV ct +t +
+が従来6〜IOVのものを3〜Ovとすることができ
る。
ンオフ時間0.1psecの素子でV ct +t +
+が従来6〜IOVのものを3〜Ovとすることができ
る。
以上述べてきたごとく、N型ベース層を有するr GB
Tではスイッチング速度をあげこれを制御するために、
金を拡散したものは表面抵抗が増し、v c!(tH)
が高くなるという不都合を生じていたが、これに対し本
発明では実施例のようにI GBTの全製造工程の途中
で、金を拡散する工程の前にN型不純物の導入により表
面の抵抗を下げる工程をとり入れ、その後に金の拡散を
行なうことによってベース層の表面抵抗が上昇するのを
抑制し、その結果V C1(%わが減少または無くなり
、サイリスタのような静特性をもたない金拡散のT G
BTを得ることができたものである。
Tではスイッチング速度をあげこれを制御するために、
金を拡散したものは表面抵抗が増し、v c!(tH)
が高くなるという不都合を生じていたが、これに対し本
発明では実施例のようにI GBTの全製造工程の途中
で、金を拡散する工程の前にN型不純物の導入により表
面の抵抗を下げる工程をとり入れ、その後に金の拡散を
行なうことによってベース層の表面抵抗が上昇するのを
抑制し、その結果V C1(%わが減少または無くなり
、サイリスタのような静特性をもたない金拡散のT G
BTを得ることができたものである。
第1図は金を拡散したIGBTのベース層の厚さ方向距
離と全濃度または比抵抗の関係を示す線図、第2図は表
面を低抵抗とした後金を拡散したI GBTのベース層
の厚さ方向距離と比抵抗の関係を示す線図、第3図は本
発明により金拡散の前に不純物導入工程をとり入れる所
の工程説明図、第4図はIGBTの要部構成断面図、第
5図はその等価回路図、第6図は金の拡散の有無で比較
したI GBTの特性線図である。 1:エミッタ、2:ゲート、3:コレクタ、4:P3コ
レクタ、5:N0バッファ層、6:N−ベース層、7:
P9エミッタ、8:N4ソース、9.14Fゲート酸化
膜、to、te:ポリシリコンゲート、11FPNP)
ランジスタ、12:MOSFET、13:シリコン基板
、15:ポリシリコン層。 ベース1の厚−!オ向距繕 第1図 ベース層7寵!2万市距馳 第2図 第3図 GE 第4図
離と全濃度または比抵抗の関係を示す線図、第2図は表
面を低抵抗とした後金を拡散したI GBTのベース層
の厚さ方向距離と比抵抗の関係を示す線図、第3図は本
発明により金拡散の前に不純物導入工程をとり入れる所
の工程説明図、第4図はIGBTの要部構成断面図、第
5図はその等価回路図、第6図は金の拡散の有無で比較
したI GBTの特性線図である。 1:エミッタ、2:ゲート、3:コレクタ、4:P3コ
レクタ、5:N0バッファ層、6:N−ベース層、7:
P9エミッタ、8:N4ソース、9.14Fゲート酸化
膜、to、te:ポリシリコンゲート、11FPNP)
ランジスタ、12:MOSFET、13:シリコン基板
、15:ポリシリコン層。 ベース1の厚−!オ向距繕 第1図 ベース層7寵!2万市距馳 第2図 第3図 GE 第4図
Claims (1)
- 【特許請求の範囲】 1)P型シリコン板上にN型ベース層を有するシリコン
基板の表面に形成されたP型領域と、このP型領域内の
表面に形成されたN型ソース領域と、N型ベース層の表
面に形成されるチャネル領域上にゲート酸化膜を介して
形成されたポリシリコンゲートを備えたたて型伝導度変
調型MOSFETを製造する方法であって、全製造工程
のうちのi)N型ベース層にゲート酸化膜を形成する工
程ii)ゲート酸化膜上にポリシリコン層を形成する工
程 iii)ポリシリコン層を選択的フォトエッチングして
ポリシリコンゲートを形成する工程 の三つの工程の少なくとも一つの工程の前に、N型ベー
ス層にN型不純物を導入して表面をこのN型ベース層よ
り低抵抗とし、しかる後にN型ベース層に金の拡散を行
なう工程を含むことを特徴とするたて型伝導度変調型M
OSFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8093388A JPH01253280A (ja) | 1988-04-01 | 1988-04-01 | たて型伝導度変調型mosfetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8093388A JPH01253280A (ja) | 1988-04-01 | 1988-04-01 | たて型伝導度変調型mosfetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01253280A true JPH01253280A (ja) | 1989-10-09 |
Family
ID=13732249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8093388A Pending JPH01253280A (ja) | 1988-04-01 | 1988-04-01 | たて型伝導度変調型mosfetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01253280A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
-
1988
- 1988-04-01 JP JP8093388A patent/JPH01253280A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
US6323508B1 (en) | 1994-02-21 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
US6331466B1 (en) | 1994-02-21 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH027569A (ja) | 電界効果制御可能のバイポーラ・トランジスタ | |
US5025293A (en) | Conductivity modulation type MOSFET | |
JPS6046551B2 (ja) | 半導体スイツチング素子およびその製法 | |
JPH0691263B2 (ja) | 半導体装置の製造方法 | |
JP2001326353A (ja) | 半導体装置 | |
JP2946750B2 (ja) | 半導体装置 | |
JPH03254159A (ja) | 伝導度変調型mosfet | |
EP0064613A2 (en) | Semiconductor device having a plurality of element units operable in parallel | |
JPH0465552B2 (ja) | ||
US5360983A (en) | Insulated gate bipolar transistor having a specific buffer layer resistance | |
JPH01253280A (ja) | たて型伝導度変調型mosfetの製造方法 | |
JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
JP3063278B2 (ja) | 縦型電界効果トランジスタ | |
JP2751926B2 (ja) | 電導度変調形mosfet | |
JPH01146366A (ja) | 導電変調型mosfet | |
JPH0888357A (ja) | 横型igbt | |
JP2768143B2 (ja) | 伝導度変調型mosfetの製造方法 | |
JPH05283622A (ja) | 半導体装置 | |
JP2557818B2 (ja) | 逆導通ゲ−トタ−ンオフサイリスタ装置 | |
JPH0982955A (ja) | 半導体装置の製法 | |
JPH03145163A (ja) | サイリスタ | |
KR100286045B1 (ko) | 버퍼층을 포함하는 반도체 장치 및 그 제조 방법 | |
JP3438971B2 (ja) | 縦型mos半導体装置の製造方法 | |
JPH11307657A (ja) | 半導体集積回路 | |
JPS63288064A (ja) | 複合サイリスタ |