JPH01251663A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH01251663A JPH01251663A JP7588588A JP7588588A JPH01251663A JP H01251663 A JPH01251663 A JP H01251663A JP 7588588 A JP7588588 A JP 7588588A JP 7588588 A JP7588588 A JP 7588588A JP H01251663 A JPH01251663 A JP H01251663A
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- Japan
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- drain
- gate electrode
- oxide film
- field effect
- effect transistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタの改良に関し、
不純物濃度をコントロールする従来の方法とは異なる手
段を用いて、パンチスルーやアバランシェブレークダウ
ンを起さない電界効果トランジスタを提供することを目
的とし、 一導電型の半導体層上にゲート絶縁膜が形成され、該ゲ
ート絶縁膜上にゲート電極が形成され、該ゲート電極を
狭んで前記半導体層の表層に反対導電型のソース・ドレ
インが形成されてなる電界効果トランジスタにおいて、
前記ドレインは、前記一導電型の半導体層の表層に、前
記ゲート絶縁膜を狭んで前記ゲート電極に対接して設け
られる真正チャンネル領域から離隔して形成され、前記
ゲート電極をカバーする保護酸化膜上には、前記ドレイ
ンと接続して前記ゲート電極と対向して付加ドレイン（
８）が形成されるように構成する。
段を用いて、パンチスルーやアバランシェブレークダウ
ンを起さない電界効果トランジスタを提供することを目
的とし、 一導電型の半導体層上にゲート絶縁膜が形成され、該ゲ
ート絶縁膜上にゲート電極が形成され、該ゲート電極を
狭んで前記半導体層の表層に反対導電型のソース・ドレ
インが形成されてなる電界効果トランジスタにおいて、
前記ドレインは、前記一導電型の半導体層の表層に、前
記ゲート絶縁膜を狭んで前記ゲート電極に対接して設け
られる真正チャンネル領域から離隔して形成され、前記
ゲート電極をカバーする保護酸化膜上には、前記ドレイ
ンと接続して前記ゲート電極と対向して付加ドレイン（
８）が形成されるように構成する。
（産業上の利用分野〕
電界効果トランジスタの改良、特にチャンネル層の不純
物濃度が薄い場合に起るバンチスルーや、不純物濃度が
濃い場合に起るアバランシェブレークダウンがないよう
にする電界効果トランジスタの改良に関する。
物濃度が薄い場合に起るバンチスルーや、不純物濃度が
濃い場合に起るアバランシェブレークダウンがないよう
にする電界効果トランジスタの改良に関する。
［従来の技術］
半導体装置の高速化、高集積化にともない、電界効果ト
ランジスタの構造がますます微細化する傾向にある。従
来技術に係る電界効果トランジスタの構造を第２図に示
す。
ランジスタの構造がますます微細化する傾向にある。従
来技術に係る電界効果トランジスタの構造を第２図に示
す。
第２図参照
図において、１は半導体基板であり、２は素子分離用フ
ィールド酸化膜であり、３はゲート絶縁膜であり、４は
ゲート電極であり、５は保護酸化膜であり、６はソース
であり、７はドレインであり、９はＰ２Ｏ層であり、１
０はソース電極であり、１１はドレイン電極であり、１
６はチャンネルストッパである。
ィールド酸化膜であり、３はゲート絶縁膜であり、４は
ゲート電極であり、５は保護酸化膜であり、６はソース
であり、７はドレインであり、９はＰ２Ｏ層であり、１
０はソース電極であり、１１はドレイン電極であり、１
６はチャンネルストッパである。
電界効果トランジスタの微細化にともなってチャンネル
長が短くなると、チャンネル層の不純物濃度が薄い場合
には、チャンネル層の深い領域（図にＣをもって示す）
においてパンチスルーが起りやす（、反対に不純物濃度
が濃い場合には、チャンネル層のドレイン近傍の浅い領
域（図にＤをもって示す）においてアバランシェブレー
クダウンが起りやすい。
長が短くなると、チャンネル層の不純物濃度が薄い場合
には、チャンネル層の深い領域（図にＣをもって示す）
においてパンチスルーが起りやす（、反対に不純物濃度
が濃い場合には、チャンネル層のドレイン近傍の浅い領
域（図にＤをもって示す）においてアバランシェブレー
クダウンが起りやすい。
このようにチャンネル層の不純物濃度は二律背反の関係
にあり、チャンネル層の不純物濃度を、バンチスルーも
アバランシェブレークダウンも起さない最適の値にする
ことは極めて困難である。
にあり、チャンネル層の不純物濃度を、バンチスルーも
アバランシェブレークダウンも起さない最適の値にする
ことは極めて困難である。
そこで、チャンネル層の１ルイン近傍の浅い領域におけ
るブレークダウンを防ぐ手段として、ゲート電極のドレ
イン寄り直下とドレインとの間のチャンネル層に低濃度
の不純物拡散領域を有するＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が開発された。
るブレークダウンを防ぐ手段として、ゲート電極のドレ
イン寄り直下とドレインとの間のチャンネル層に低濃度
の不純物拡散領域を有するＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が開発された。
ところが、ＬＤＤ構造を有する電界効果トランジスタは
、ソース・ドレイン間の抵抗の増大や、。
、ソース・ドレイン間の抵抗の増大や、。
ホントキャリヤによる劣化等の欠点を有し、十分な解決
策とはいえない。
策とはいえない。
本発明の目的は、これらの欠点を解消することにあり、
不純物濃度をコントロールする従来の方法とは異なる手
段を用いて、パンチスルーやアバランシェブレークダウ
ンを起さない電界効果トランジスタを提供することにあ
る。
不純物濃度をコントロールする従来の方法とは異なる手
段を用いて、パンチスルーやアバランシェブレークダウ
ンを起さない電界効果トランジスタを提供することにあ
る。
上記の目的は、一導電型の半導体層（１）上にゲート絶
縁膜（３）が形成され、該ゲート絶縁膜（３）上にゲー
ト電極（４）が形成され、該ゲート電極（４）を狭んで
前記半導体層（１）の表層に反対！４型のソース・ドレ
イン（６・７）が形成されてなる電界効果トランジスタ
において、前記ドレイン（７）は、前記一導電型の半導
体層（１）の表層に、前記ゲート絶縁膜（３）を狭んで
前記ゲート電極（４）に対接して設けられる真正チャン
ネル領域（１２）から離隔して形成され、前記ゲート電
極（４）をカバーする保護酸化膜（５）上には、前記ド
レイン（７）と接続して前記ゲート電極（４）と対向し
て付加ドレイン（８）が形成されることによって達成さ
れる。
縁膜（３）が形成され、該ゲート絶縁膜（３）上にゲー
ト電極（４）が形成され、該ゲート電極（４）を狭んで
前記半導体層（１）の表層に反対！４型のソース・ドレ
イン（６・７）が形成されてなる電界効果トランジスタ
において、前記ドレイン（７）は、前記一導電型の半導
体層（１）の表層に、前記ゲート絶縁膜（３）を狭んで
前記ゲート電極（４）に対接して設けられる真正チャン
ネル領域（１２）から離隔して形成され、前記ゲート電
極（４）をカバーする保護酸化膜（５）上には、前記ド
レイン（７）と接続して前記ゲート電極（４）と対向し
て付加ドレイン（８）が形成されることによって達成さ
れる。
チャンネル層のドレイン近傍の浅い領域に発生するブレ
ークダウンは、ゲート電極とドレインとが近接している
強電界領域において、アバランシェ降伏が起きることに
起因する。
ークダウンは、ゲート電極とドレインとが近接している
強電界領域において、アバランシェ降伏が起きることに
起因する。
第１図参照
図は、本発明に係る電界効果トランジスタの断面図であ
る。■は半導体層であり、２は素子分離用フィールド酸
化膜であり、３はゲート酸化膜であり、４はゲート電極
であり、５は保護酸化膜であり、６はソースであり、７
はドレインであり、８は付加ドレインであり、９はＰＳ
Ｇ膜であり、１０はソース電極であり、１１はドレイン
電極であり、１２は真正チャンネル領域であり、１６は
チャンネルストッパである。
る。■は半導体層であり、２は素子分離用フィールド酸
化膜であり、３はゲート酸化膜であり、４はゲート電極
であり、５は保護酸化膜であり、６はソースであり、７
はドレインであり、８は付加ドレインであり、９はＰＳ
Ｇ膜であり、１０はソース電極であり、１１はドレイン
電極であり、１２は真正チャンネル領域であり、１６は
チャンネルストッパである。
ドレイン７がゲート電極４から離隔して設けられ、しか
も保護酸化膜５を狭んで、真正チャンネル領域１２を除
くチャンネル層に対接する領域にはドレイン７と同電位
の付加ドレイン８が設けられているので、チャンネル層
のドレイン近傍の浅い領域（図にＡをもって示す）の電
界強度は低くなる。
も保護酸化膜５を狭んで、真正チャンネル領域１２を除
くチャンネル層に対接する領域にはドレイン７と同電位
の付加ドレイン８が設けられているので、チャンネル層
のドレイン近傍の浅い領域（図にＡをもって示す）の電
界強度は低くなる。
また、ゲート電極４のドレイン寄り直下のチャンネル層
（図にＢをもって示す）の電界強度は、ゲート酸化膜３
とゲート電極４との界面と、保護酸化膜５と付加ドレイ
ン８との界面とが１８０＠の角度をなしているので、第
２図に示す従来構造の電界効果トランジスタのように、
ドレイン７と半導体基Ｆｉ１との界面と、ゲート酸化膜
３とゲート電極４との界面とが約９０″の角度をなし鋭
角状に対接している場合と比べて緩和される。
（図にＢをもって示す）の電界強度は、ゲート酸化膜３
とゲート電極４との界面と、保護酸化膜５と付加ドレイ
ン８との界面とが１８０＠の角度をなしているので、第
２図に示す従来構造の電界効果トランジスタのように、
ドレイン７と半導体基Ｆｉ１との界面と、ゲート酸化膜
３とゲート電極４との界面とが約９０″の角度をなし鋭
角状に対接している場合と比べて緩和される。
したがって、チャンネル長が同一であっても、チャンネ
ル中の最大電界強度は従来構造のものに比べて低くなる
ので、不純物濃度の濃い半導体基板上に電界効果トラン
ジスタを形成してもアバランシェブレークダウンが起ら
ず、しかも不純物濃度が濃いから当然パンチスルーも起
らない、なお、ゲートがオンし７０時、ゲート電極４直
下の真正チャンネル領域１２以外のチャンネル層にもド
レイン７と同電位の付加ドレイン８の電圧が加わってい
るので、チャンネル層に加わる電圧は従来構造と同じと
なり、キャリヤ移動度は従来構造と何ら変わらない。
ル中の最大電界強度は従来構造のものに比べて低くなる
ので、不純物濃度の濃い半導体基板上に電界効果トラン
ジスタを形成してもアバランシェブレークダウンが起ら
ず、しかも不純物濃度が濃いから当然パンチスルーも起
らない、なお、ゲートがオンし７０時、ゲート電極４直
下の真正チャンネル領域１２以外のチャンネル層にもド
レイン７と同電位の付加ドレイン８の電圧が加わってい
るので、チャンネル層に加わる電圧は従来構造と同じと
なり、キャリヤ移動度は従来構造と何ら変わらない。
以下、図面を参照しつ−、本発明の一実施例に係る電界
効果トランジスタについて説明する。
効果トランジスタについて説明する。
第３図参照
比抵抗約１０Ω・口のｐ型シリコン基板１を酸化して、
厚さ約５００人の二酸化シリコン膜１３を形成し、次い
でＣＶＤ法を使用して厚さ約ｉ、ｏｏｏ人の窒化シリコ
ン膜１４を形成し、さらに第１のレジスト膜１５を形成
する。
厚さ約５００人の二酸化シリコン膜１３を形成し、次い
でＣＶＤ法を使用して厚さ約ｉ、ｏｏｏ人の窒化シリコ
ン膜１４を形成し、さらに第１のレジスト膜１５を形成
する。
第４図参照
フォトリソグラフィー法を使用して、窒化シリコン膜１
４を素子形成領域のみに残留してその他の領域から除去
し、ホウ素を打ち込みエネルギー５０ ＫｅＶをもって
、ドーズ量Ｉ Ｘｌ０１３ｃ「”となるようイオン注入
してｐ型のチャンネルストッパ１６を形成する。
４を素子形成領域のみに残留してその他の領域から除去
し、ホウ素を打ち込みエネルギー５０ ＫｅＶをもって
、ドーズ量Ｉ Ｘｌ０１３ｃ「”となるようイオン注入
してｐ型のチャンネルストッパ１６を形成する。
第５図参照
素子形成領域に残留している第１のレジスト膜１５を除
去し、熱酸化して厚さ約６，０００人のＬＯＧＯＳフィ
ールド酸化膜２を形成する。
去し、熱酸化して厚さ約６，０００人のＬＯＧＯＳフィ
ールド酸化膜２を形成する。
第６図参照
窒化シリコン膜１４と二酸化シリコン膜１３とを除去し
、改めて厚さ約４００人のゲート酸化膜３を形成する０
次いで、ＣＶＤ法を使用して厚さ約４ 、０００人の第
１の多結晶シリコン層１７を形成し、不純物リンを拡散
する。
、改めて厚さ約４００人のゲート酸化膜３を形成する０
次いで、ＣＶＤ法を使用して厚さ約４ 、０００人の第
１の多結晶シリコン層１７を形成し、不純物リンを拡散
する。
第７図参照
フォトリソグラフィー法を使用して、ゲート電極４とゲ
ート酸化膜３とを形成する。
ート酸化膜３とを形成する。
第８図参照
全面に厚さ約４００人の保護酸化膜５を形成し、第２の
レジスト膜１８を形成した後バターニングし、ゲート電
極４とドレイン７形成予定領域のゲート寄り縁部との間
の領域のみに残留し、ヒ素を打ち込みエネルギー１３０
ＫｅＶをもって、ドーズ量４ Ｘｌ０ＩＳｃ＋＊−”
となるようイオン注入して、ソース６・ドレイン７を形
成する。
レジスト膜１８を形成した後バターニングし、ゲート電
極４とドレイン７形成予定領域のゲート寄り縁部との間
の領域のみに残留し、ヒ素を打ち込みエネルギー１３０
ＫｅＶをもって、ドーズ量４ Ｘｌ０ＩＳｃ＋＊−”
となるようイオン注入して、ソース６・ドレイン７を形
成する。
第１図再参照
第２のレジスト膜１８を除去し、ドレイン上の保護酸化
膜５にコンタクト用開口を形成し、ＣＶＤ法を使用して
厚さ約４，０００人の第２の多結晶シリコンＮ８を形成
し、リンを拡散した後、フォトリソグラフィー法を使用
して、ドレイン７と接続しゲート電極４と対向する領域
以外から除去して付加ドレイン８を形成し、次いで厚さ
約１μのＰＳＧ［９を形成し、電極形成用開口を形成し
た後アルミニウム膜を形成し、これをパターニングして
ソース電極１０・ドレイン電極１１を形成する。
膜５にコンタクト用開口を形成し、ＣＶＤ法を使用して
厚さ約４，０００人の第２の多結晶シリコンＮ８を形成
し、リンを拡散した後、フォトリソグラフィー法を使用
して、ドレイン７と接続しゲート電極４と対向する領域
以外から除去して付加ドレイン８を形成し、次いで厚さ
約１μのＰＳＧ［９を形成し、電極形成用開口を形成し
た後アルミニウム膜を形成し、これをパターニングして
ソース電極１０・ドレイン電極１１を形成する。
ドレイン７とゲート電極４直下の真正チャンネフハ−ｉ
ル領域１２とが離隔され、保護酸化膜５を狭んで真正チ
ャンネル層１２を除くチャンネル層と対接する領域には
、ドレイン７と同電位の付加ドレイン８が形成されるの
で、ドレイン近傍とゲート電極のドレイン寄り直下とに
おけるチャンネル層の電界強度が緩和され、パンチスル
ーとアバランシェブレークダウンとのいずれに対しても
優れた特性を有する電界効果トランジスタが形成される
。
ャンネル層１２を除くチャンネル層と対接する領域には
、ドレイン７と同電位の付加ドレイン８が形成されるの
で、ドレイン近傍とゲート電極のドレイン寄り直下とに
おけるチャンネル層の電界強度が緩和され、パンチスル
ーとアバランシェブレークダウンとのいずれに対しても
優れた特性を有する電界効果トランジスタが形成される
。
〔発明の効果］
以上説明せるとおり、本発明に係る電界効果トランジス
タにおいては、ドレインが、ゲート絶縁膜を狭んでゲー
ト電極に対接して設けられる真正チャンネル領域から離
隔して形成され、また、保護酸化膜上には、ドレインと
接続してゲート電極と対向して付加ドレインが形成され
るため、チャンネル層のドレインに接する浅い領域の電
界強度も、ゲートのドレイン寄り直下のチャンネル層の
電界強度もいずれも緩和されるので、不純物濃度の濃い
シリコン基板上に電界効果トランジスタを形成しても、
アバランシェブレークダウンを起こすことがなく、勿論
不純物濃度が濃いので、パンチスルーを起こすこともな
い。
タにおいては、ドレインが、ゲート絶縁膜を狭んでゲー
ト電極に対接して設けられる真正チャンネル領域から離
隔して形成され、また、保護酸化膜上には、ドレインと
接続してゲート電極と対向して付加ドレインが形成され
るため、チャンネル層のドレインに接する浅い領域の電
界強度も、ゲートのドレイン寄り直下のチャンネル層の
電界強度もいずれも緩和されるので、不純物濃度の濃い
シリコン基板上に電界効果トランジスタを形成しても、
アバランシェブレークダウンを起こすことがなく、勿論
不純物濃度が濃いので、パンチスルーを起こすこともな
い。
第１図は、本発明の一実施例に係る電界効果トランジス
タの構造説明図である。 第２図は、従来技術に係る電界効果トランジスタの構造
説明図である。 第３〜８図は、本発明の一実施例に係る電界効果トラン
ジスタの工程説明図である。 １・・・半導体層、 ２・・・フィールド酸化膜、 ３・・・ゲート絶縁膜、 ４ ・ ・ ・ゲート絶縁膜、 ５・・・保護酸化膜、 ６・・・ソース、 ７・ ・ ・ドレイン、 ８・・・第２の多結晶シリコン層、 ９・・・ＰＳＧ膜、 １０・・・ソース電極、 １１・・・ドレイン電極、 １２・・・真正チャンネル領域、 １３・・・二酸化シリコン膜、 １４・・・窒化シリコン膜、 １５・・・第１のレジスト膜、 １６・・・チャンネルストッパ、 １７・・・第１の多結晶シリコン層、 １８・・・第２のレジスト膜。
タの構造説明図である。 第２図は、従来技術に係る電界効果トランジスタの構造
説明図である。 第３〜８図は、本発明の一実施例に係る電界効果トラン
ジスタの工程説明図である。 １・・・半導体層、 ２・・・フィールド酸化膜、 ３・・・ゲート絶縁膜、 ４ ・ ・ ・ゲート絶縁膜、 ５・・・保護酸化膜、 ６・・・ソース、 ７・ ・ ・ドレイン、 ８・・・第２の多結晶シリコン層、 ９・・・ＰＳＧ膜、 １０・・・ソース電極、 １１・・・ドレイン電極、 １２・・・真正チャンネル領域、 １３・・・二酸化シリコン膜、 １４・・・窒化シリコン膜、 １５・・・第１のレジスト膜、 １６・・・チャンネルストッパ、 １７・・・第１の多結晶シリコン層、 １８・・・第２のレジスト膜。
Claims (1)
- 【特許請求の範囲】 一導電型の半導体層（１）上にゲート絶縁膜（３）が
形成され、該ゲート絶縁膜（３）上にゲート電極（４）
が形成され、該ゲート電極（４）を狭んで前記半導体層
（１）の表層に反対導電型のソース・ドレイン（６・７
）が形成されてなる電界効果トランジスタにおいて、 前記ドレイン（７）は、前記一導電型の半導体層（１）
の表層に、前記ゲート絶縁膜（３）を狭んで前記ゲート
電極（４）に対接して設けられる真正チャンネル領域（
１２）から離隔して形成され、前記ゲート電極（４）を
カバーする保護酸化膜（５）上には、前記ドレイン（７
）と接続して前記ゲート電極（４）と対向して付加ドレ
イン（８）が形成されてなる ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7588588A JPH01251663A (ja) | 1988-03-31 | 1988-03-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7588588A JPH01251663A (ja) | 1988-03-31 | 1988-03-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251663A true JPH01251663A (ja) | 1989-10-06 |
Family
ID=13589193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7588588A Pending JPH01251663A (ja) | 1988-03-31 | 1988-03-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115951B1 (en) * | 2002-09-04 | 2006-10-03 | National Semiconductor Corporation | Low triggering voltage ESD protection structure and method for reducing the triggering voltage |
-
1988
- 1988-03-31 JP JP7588588A patent/JPH01251663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115951B1 (en) * | 2002-09-04 | 2006-10-03 | National Semiconductor Corporation | Low triggering voltage ESD protection structure and method for reducing the triggering voltage |
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