JPH0124939Y2 - - Google Patents
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- JPH0124939Y2 JPH0124939Y2 JP17819682U JP17819682U JPH0124939Y2 JP H0124939 Y2 JPH0124939 Y2 JP H0124939Y2 JP 17819682 U JP17819682 U JP 17819682U JP 17819682 U JP17819682 U JP 17819682U JP H0124939 Y2 JPH0124939 Y2 JP H0124939Y2
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はダーリントントランジスタ、特に保護
用のツエナーダイオードを内蔵したダーリントン
トランジスタの改良に関する。[Detailed description of the invention] (a) Industrial application field The present invention relates to an improvement of a Darlington transistor, particularly a Darlington transistor incorporating a Zener diode for protection.
(ロ) 従来技術
従来のダーリントントランジスタは第1図に示
す如く、共通コレクタ領域を形成するN型シリコ
ン半導体基板1と、基板1表面に設けられ第1の
トランジスタ15を構成するP型の第1ベース領
域2およびN+型の第1エミツタ領域3と、基板
1表面に設けられた第2のトランジスタ16を構
成するP型の第2ベース領域4およびN+型の第
2エミツタ領域5と、基板1表面に設けたN型高
濃度領域6と第1エミツタ領域3端から第1ベー
ス領域2を横切つて延在するP+型高濃度領域7
とで形成される第1ツエナーダイオード8と、同
様にN型高濃度領域6と第2エミツタ領域5から
第2ベース領域4を横切つて延在するP+型高濃
度領域7とで形成される第2のツエナーダイオー
ド9と、ペレツト周辺に設けたN+型のチヤンネ
ルストツプ領域10と、第1ベース領域2にオー
ミツク接触するベース電極11と、第1エミツタ
領域3および第2ベース領域4を接続する接続電
極12と、第2エミツタ領域5にオーミツク接触
するエミツタ電極13と、チヤンネルストツプ領
域10に一端をオーミツク接触し内側に延在され
たシールド電極14より構成されている。(b) Prior Art As shown in FIG. 1, a conventional Darlington transistor includes an N-type silicon semiconductor substrate 1 forming a common collector region, and a P-type first transistor 15 provided on the surface of the substrate 1. a base region 2 and an N + type first emitter region 3; a P type second base region 4 and an N + type second emitter region 5 forming a second transistor 16 provided on the surface of the substrate 1; An N type high concentration region 6 provided on the surface of the substrate 1 and a P + type high concentration region 7 extending from the end of the first emitter region 3 across the first base region 2.
A first Zener diode 8 formed of a second Zener diode 9, an N + type channel stop region 10 provided around the pellet, a base electrode 11 in ohmic contact with the first base region 2, a first emitter region 3 and a second base region 4. An emitter electrode 13 is in ohmic contact with the second emitter region 5, and a shield electrode 14 has one end in ohmic contact with the channel stop region 10 and extends inward.
斯上の構造を有するダーリントントランジスタ
は第2図に示す如く、ダーリントン接続した第1
トランジスタTr1と第2トランジスタTr2と、第
1および第2トランジスタTr1,Tr2のベースと
コレクタ間に接続された第1ツエナーダイオード
ZD1および第2ツエナーダイオードZD2より成る回
路構成となる。 The Darlington transistor having the above structure has a Darlington connected first transistor as shown in FIG.
a first Zener diode connected between the transistor T r1 and the second transistor T r2 and the bases and collectors of the first and second transistors T r1 and T r2 ;
The circuit configuration consists of Z D1 and a second Zener diode Z D2 .
斯上のダーリントントランジスタは第1および
第2ツエナーダイオード8,9が同一のツエナー
電圧に設定されるので、ダーリントントランジス
タはL負荷を接続した場合L負荷で発生する高電
圧が第1ツエナーダイオード8を介して前段のド
ライブ用MOS ICを破壊するおそれがあつた。 In the Darlington transistor described above, the first and second Zener diodes 8 and 9 are set to the same Zener voltage, so when the Darlington transistor is connected to the L load, the high voltage generated at the L load is applied to the first Zener diode 8. There was a risk that the previous stage drive MOS IC would be destroyed.
そこで本考案は第2ツエナーダイオード9のツ
エナー電圧を第1ツエナーダイオード8より若干
低く設定し、L負荷で発生する高電圧を第2トラ
ンジスタ16のベースに流す様にした。しかしな
がらこの構造でも高電圧を効率良く抜くものでは
ない。 Therefore, in the present invention, the Zener voltage of the second Zener diode 9 is set to be slightly lower than that of the first Zener diode 8, so that the high voltage generated by the L load flows to the base of the second transistor 16. However, even this structure does not efficiently extract high voltage.
(ハ) 目的
本考案は斯点に鑑みてなされ、従来の欠点を完
全に除去したダーリントントランジスタを提供す
ることを目的とする。(c) Purpose The present invention was made in view of the above, and an object thereof is to provide a Darlington transistor that completely eliminates the conventional drawbacks.
(ニ) 構成
本考案によるダーリントントランジスタは第3
図の如く、共通コレクタ領域となる半導体基板2
1と、第1のトランジスタ33を構成する第1ベ
ースおよびエミツタ領域22,23と、第2のト
ランジスタ34を構成する第2ベースおよびエミ
ツタ領域24,25と、第1および第2のツエナ
ーダイオード28,29とを具備し、更に第3の
トランジスタ35を構成する第3ベースおよびエ
ミツタ領域30,31と第3のツエナーダイオー
ド32を設け、第3のトランジスタ35を介して
高電圧を抜く様に構成されている。(d) Configuration The Darlington transistor according to the present invention is the third
As shown in the figure, a semiconductor substrate 2 serving as a common collector area
1, first base and emitter regions 22 and 23 forming the first transistor 33, second base and emitter regions 24 and 25 forming the second transistor 34, and first and second Zener diodes 28. . has been done.
(ホ) 実施例
本考案に依るダーリントントランジスタは第3
図に示す如く、共通コレクタ領域36となるN型
のシリコン半導体基板21と、基板21表面に二
重拡散で形成された第1のトランジスタ33を構
成するP型の第1ベース領域22およびN+型の
第1エミツタ領域23と、第1のトランジスタ3
3に隣接して基板21表面に二重拡散して設けた
第2のトランジスタ34を構成するP型の第2ベ
ース領域24およびN+型の第2エミツタ領域2
5と、基板21表面に設けたN型不純物のイオン
注入により形成されたN型の高濃度領域26と、
第1エミツタ領域23端より基板21表面を延在
され第1ベース領域22を横切つてN型の高濃度
領域26に達するP+型の高濃度領域27により
形成された第1のツエナーダイオード28と、第
2エミツタ領域25端より基板21表面を延在さ
れ第2ベース領域24を横切つてN型の高濃度領
域26に達するP+型の高濃度領域27により形
成された第2のツエナーダイオード29と、第2
のトランジスタ34に隣接して基板21表面に二
重拡散して設けた第3のトランジスタ35を構成
するP型の第3ベース領域30およびN+型の第
3エミツタ領域31と、第3エミツタ領域31端
より基板21表面を延在され第3ベース領域30
を横切つてN型の高濃度領域26に達するP+型
の高濃度領域27により形成された第3のツエナ
ーダイオード32と、ペレツト周辺に設けたエミ
ツタ拡散時に形成されるN+型のチヤンネルスト
ツプ領域37と、第1ベース領域22にオーミツ
ク接触する蒸着アルミニウムのベース電極38
と、第1エミツタ領域23および第2ベース領域
24を接続する酸化膜39上に延在された第1接
続電極40と、第2エミツタ領域25にオーミツ
ク接触するエミツタ電極41と、第3エミツタ領
域31および第2ベース領域24を接続する酸化
膜39上に延在された第2接続電極42と、チヤ
ンネルストツプ領域37に一端をオーミツク接触
し酸化膜39上を内側に延在されたシールド電極
43より構成されている。(E) Example The Darlington transistor according to the present invention is the third example.
As shown in the figure, an N-type silicon semiconductor substrate 21 serving as a common collector region 36, a P-type first base region 22 forming a first transistor 33 formed by double diffusion on the surface of the substrate 21, and an N + type first emitter region 23 and first transistor 3
A P-type second base region 24 and an N + -type second emitter region 2 constituting a second transistor 34 provided by double diffusion on the surface of the substrate 21 adjacent to the P-type second emitter region 2
5, an N-type high concentration region 26 formed by ion implantation of N-type impurities provided on the surface of the substrate 21,
A first Zener diode 28 formed by a P + type high concentration region 27 that extends from the end of the first emitter region 23 on the surface of the substrate 21, crosses the first base region 22, and reaches the N type high concentration region 26. and a second zener formed by a P + type high concentration region 27 that extends from the end of the second emitter region 25 over the surface of the substrate 21, crosses the second base region 24, and reaches the N type high concentration region 26. diode 29 and a second
A P-type third base region 30 and an N + -type third emitter region 31 constituting a third transistor 35 provided by double diffusion on the surface of the substrate 21 adjacent to the transistor 34, and a third emitter region. The third base region 30 extends from the end of the substrate 21 on the surface of the substrate 21.
The third Zener diode 32 is formed by the P + type high concentration region 27 that crosses the N type high concentration region 26 and reaches the N type high concentration region 26, and the N + type channel formed during emitter diffusion provided around the pellet. a base electrode 38 of vapor deposited aluminum in ohmic contact with the top region 37 and the first base region 22;
, a first connection electrode 40 extending on the oxide film 39 connecting the first emitter region 23 and the second base region 24, an emitter electrode 41 in ohmic contact with the second emitter region 25, and a third emitter region. a second connection electrode 42 extending over the oxide film 39 connecting the oxide film 31 and the second base region 24; and a shield electrode extending inward over the oxide film 39 with one end in ohmic contact with the channel stop region 37. It is composed of 43.
本考案の特徴は第3のトランジスタ35および
第3のツエナーダイオード32を設けた点にあ
る。第3のトランジスタ35の第3エミツタ領域
31は第2接続電極42によりダーリントントラ
ンジスタの後段を構成する第2のトランジスタ3
4の第2ベース領域24に接続し、第3のツエナ
ーダイオード32はベースコレクタ間に形成され
る。第3のツエナーダイオード32のツエナー電
圧はP+型の高濃度領域27のN型の高濃度領域
26への突出巾を他の第1および第2のツエナー
ダイオード28,29より大きくしてツエナー電
圧を5〜10V程度低く設定する。 A feature of the present invention is that a third transistor 35 and a third Zener diode 32 are provided. The third emitter region 31 of the third transistor 35 is connected to the second transistor 3 constituting the rear stage of the Darlington transistor by the second connection electrode 42.
4, and a third Zener diode 32 is formed between the base and collector. The Zener voltage of the third Zener diode 32 is determined by making the protrusion width of the P + type high concentration region 27 into the N type high concentration region 26 larger than that of the other first and second Zener diodes 28 and 29. Set it as low as 5 to 10V.
斯上の構造に依れば、第3トランジスタ35は
第4図に示す等価回路図の如く第1トランジスタ
33と並列に第2トランジスタ34のコレクタベ
ース間に挿入され、ベースは第3のツエナーダイ
オード32を介してコレクタに接続される。 According to the above structure, the third transistor 35 is inserted between the collector and base of the second transistor 34 in parallel with the first transistor 33, as shown in the equivalent circuit diagram shown in FIG. 4, and the base is connected to the third Zener diode. 32 to the collector.
本考案のダーリントントランジスタは通常の動
作時には第3のトランジスタ35はフローテイン
グ状態にあり、第1のトランジスタ33がOFF
して高電圧がコレクタに加わると第3のツエナー
ダイオード32を介して第3トランジスタ35の
ベース電位が持ち上げられてONし、高電圧は第
3のツエナーダイオード32を介してダーリント
ン接続された第2および第3のトランジスタ3
4,35により効率よく抜かれる。 In the Darlington transistor of the present invention, during normal operation, the third transistor 35 is in a floating state, and the first transistor 33 is OFF.
When a high voltage is applied to the collector, the base potential of the third transistor 35 is raised through the third Zener diode 32 and turned ON. and third transistor 3
4,35 allows for efficient overtaking.
(ヘ) 効果
本考案によれば第3のトランジスタ35および
第3のツエナーダイオード32によりL負荷によ
り発生する高電圧を効率よく抜くことができるの
で、前段のドライブ用MOS ICを確実に保護でき
る。また300〜350V程度の高耐圧ダーリントント
ランジスタに用いると出力の発振防止にも役立
つ。(F) Effects According to the present invention, the high voltage generated by the L load can be efficiently removed by the third transistor 35 and the third Zener diode 32, so that the preceding drive MOS IC can be reliably protected. It is also useful for preventing output oscillations when used in high-voltage Darlington transistors of about 300 to 350V.
第1図は従来例を説明する断面図、第2図はそ
の等価回路図、第3図は本考案を説明する断面
図、第4図はその等価回路図である。
主な図番の説明
21は半導体基板、33は第1のトランジス
タ、34は第2のトランジスタ、35は第3のト
ランジスタ、28は第1のツエナーダイオード、
29は第2のツエナーダイオード、32は第3の
ツエナーダイオードである。
FIG. 1 is a sectional view illustrating a conventional example, FIG. 2 is an equivalent circuit diagram thereof, FIG. 3 is a sectional view illustrating the present invention, and FIG. 4 is an equivalent circuit diagram thereof. Explanation of main figure numbers 21 is a semiconductor substrate, 33 is a first transistor, 34 is a second transistor, 35 is a third transistor, 28 is a first Zener diode,
29 is a second Zener diode, and 32 is a third Zener diode.
Claims (1)
と第1のトランジスタを構成する前記基板表面に
設けられた逆導電型の第1ベースおよび一導電型
のエミツタ領域と第2のトランジスタを構成する
前記基板表面に設けられた逆導電型の第2ベース
および一導電型のエミツタ領域と少くとも前記第
1および第2ベース領域表面に設けた逆導電型の
高濃度領域と前記共通コレクタ領域とで形成され
る第1および第2のツエナーダイオードとを具備
するダーリントントランジスタに於いて、前記基
板表面に第3のトランジスタを構成する逆導電型
の第3ベースおよび一導電型のエミツタ領域を設
け、少くとも該第3ベース領域表面に設けた逆導
電型の高濃度領域と前記共通コレクタ領域とで形
成される第3のツエナーダイオードを設け、前記
第3のトランジスタの第3エミツタ領域と前記第
2のトランジスタの第2ベース領域に接続するこ
とを特徴とするダーリントントランジスタ。 A semiconductor substrate of one conductivity type serving as a common collector region, a first base of an opposite conductivity type provided on the surface of the substrate constituting a first transistor, an emitter region of one conductivity type, and the substrate constituting a second transistor. formed of a second base of opposite conductivity type provided on the surface, an emitter region of one conductivity type, a high concentration region of opposite conductivity type provided on the surfaces of at least the first and second base regions, and the common collector region. In the Darlington transistor comprising first and second Zener diodes, a third base of an opposite conductivity type and an emitter region of one conductivity type constituting a third transistor are provided on the surface of the substrate, and at least A third Zener diode is provided which is formed by a high concentration region of opposite conductivity type provided on the surface of the third base region and the common collector region, and a third Zener diode is formed between the third emitter region of the third transistor and the common collector region. A Darlington transistor, characterized in that it is connected to a second base region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17819682U JPS5981046U (en) | 1982-11-24 | 1982-11-24 | darlington transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17819682U JPS5981046U (en) | 1982-11-24 | 1982-11-24 | darlington transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5981046U JPS5981046U (en) | 1984-05-31 |
JPH0124939Y2 true JPH0124939Y2 (en) | 1989-07-27 |
Family
ID=30386946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17819682U Granted JPS5981046U (en) | 1982-11-24 | 1982-11-24 | darlington transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5981046U (en) |
-
1982
- 1982-11-24 JP JP17819682U patent/JPS5981046U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5981046U (en) | 1984-05-31 |
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