JPH01244383A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路技術さらにはスキャン方式
の診断回路を備えた論理集積回路におけるテスト信号の
入力方式に適用して有効な技術に関し、特に、入出力ビ
ン数の多い半導体集積回路装置、例えばエミッタ・カッ
プルド・ロジック（ＥＣＬ）回路からなるゲートアレイ
に利用し７て有効な技術に関する。

〔従来の技術〕

近年、１つの半導体基板上に形成された論理Ｌｆ３　Ｉ
（１ａｒｇｅ　５ｃａｌａ　　ｉｎｔｅｇｒａｔｅｄ　
ｃｉｒｃｕｉｔｄｅｖｉｃｅ　）　ｌｄ入出力ピンの数
が増加し、多いものでは数１００個ものピンを有する。

このような入出力ピンを多くもつ論理ＬＳＩにおいては
、その内部回路の診断が下記の理由により困難となって
きている。すなわち、ＬＳＩのテスティングを全ピンプ
ローブ検査で行なう場合、入出力ピン（端子）の数が多
いと端子間隔が狭くなるため、全端子（パッド）への全
プローブピンの正確な接触が非常Ｋｉ＃ｔ、くなる。特
に、、ハツト構造としてＣＣＢ（コンドロールド・コラ
スプ・ボンディングｃｏｎｔｒｏｌｅｄ　　ｃｏｌａｐ
ｓｔ　　ｂｏｎｄｉｎｇ）方式全採用したＬＳＩにおい
ては、全パッドへのグローブピンの接触が難しくなる。

一方、論理ＬＳＩの診断方式としては、内部回路内に形
成されたフリップフロップを直列に接続させてシフトレ
ジスタとして動作させることによシ、テストを容易にし
たスキャン方式が提案されている（日経マグロウヒル社
発行、「日経エレクトロニクスＪ　１９７９年４月１６
日号、第５７頁〜７９頁参照）。

〔発明が解決しようとする問題点〕

従来のスキャン方式による診断方式では、Ｌ８工内部回
路に設けられたすべての７リツプＳを直列に接続するた
めの配線の設計を行なう必要がある。そのため、設計工
数が多くなるという問題がある。また、スキャン方式の
診断によると、フリップフロップより後段の論理回路の
テストは容易であるが、入力回路から最初の７リツプフ
ロツプまでの論理ゲートの機能を調べるには、別途入力
端子にグローブを当ててテスト信号を入力する必要があ
り、結局、端子密度の高いＬＳＩではプローブ検査が困
難になるという不都合があった。上記問題点が本願発明
者らによって明らかとされた。

この発明の目的は、ＬＳＩの全端子にグローブを当てる
ことなく、一部の端子のみを使ってすべての入力回路か
ら内部回路へテスト信号を入力して診断を行なえるよう
にすることにある。

この発明の他の目的は、ゲートアレイのようなビンの使
用法が任意に変化する論理Ｌ８１において、わずかな配
線変更のみでテスト用シフトレジスタを構成できるよう
圧することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついて明細書の記述および添付図面から明らかになるで
あろう。

〔腺題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、所定の入力ビンＳおよび所定の出力ビンＳに
対応してフリップフロップを設け、それらを直列に接続
してテスト用シフトレジスタを構成する。そして、入力
回路および出力回路をＥＣＬシリーズゲート回路で構成
し、入力回路には入力ビンからの信号の他、テスト用シ
フトレジスタの対応するフリップフロップに保持された
テストデータ信号を転送可能にし、かつ上記信号の切り
換えを外部から入力回路に供給される制御信号もしくけ
クロックによって行なえるよう圧する。これとともに、
出力回路に対応して設けられたスキャン用７リツプフロ
ツプには、外部からの制御信号によりいつでも出力回路
から出力データを取り込むことができるようにするもの
である。

〔作用〕

上記した手段によれば、シリアル転送可能なシフトレジ
スタから入力回路を介して内部ロジック回路へテストデ
ータを供給し念り、出力回路の出力データをテスト用シ
フトレジスタへパラレルに転送してこれをスキャン用ク
ロックでシリアル転送して外部へ読み出すことができる
ようになる。

これによって、ＬＳＩの全端子にプローブを当てること
なく、一部の端子のみを使ってすべての入力回路から内
部回路へテスト信号を入力して診断を行なえるよう圧す
るという上記目的を達成することができる。

〔実施例〕

第１図には、本発明に係る診断機能付き論理ＬＳＩに使
用されるＥＣＬ（エミッタ・カップルド・ロジック）型
の入力回路の一実施例が示されている。

この入力回路は、参照用トランジスタＱ、のエミッタに
そのエミッタが共通接続された３個の入力トランジスタ
Ｑｓｔ　ｓ　Ｑｔｔ　ｓ　Ｑｓｓと上記入力トランジス
タＳのエミッターコレクタ径路にそのエミッタコレクタ
径路が並列接続された入力制御用トランジスタＱ、を有
している。さらに上記トランジスタＱ＋ｒ〜Ｑ＋ｊ＋　
Ｑ＋　ｐ　Ｑｔの共通エミッタ端子と定電流源ＣＣとの
間には、第２の参照用トランジスタＱ３のエミッターコ
レクタ径路が接続されている。この参照用トランジスタ
Ｑ３のベースには、参照電圧ＶＢＢ１の電圧よりその電
圧の小　　　′さい参照電圧ＶＢＢ２が印加されている
。さらに、第２参照用トランジスタＱ、とげ列に、二次
入力トランジスタＱ４がエミッタ共通接続され、この二
次人力トランジスタＱ、のコレクタ端子は、前記参照用
トランジスタＱ、のコレクタ端子に接続されている。

そして、上記入力制御用トランジスタＱ、のぺ−スには
、テスト制御信号ＴＮＴが印加されるようにされる。通
常は、制御信号ＴＳＴがロウレベルにされることＫより
、トランジスタＱｔｈカットオフ状態にされている。

このトランジスタＱ、がオフされている状態では、第１
図の入力回路は、二次入力トランジスタＱ、のペースに
ロウレベルのＳＤ倍信号スキャンデータ信号）が印加さ
れてトランジスタＱ４がオフであることを条件にして、
通常のＥＣＬ回路と同様の論理動作を行なう。すなわち
、テスト時以外は、トランジスタＱ、とＱ４のペースＳ
に印加されるところのＴＳＴ信号と８Ｄ信号の各々のレ
ベルはロウレベルとされることによって、この入力回路
ＦｉＥＣＬ回路の動作を行なう。たとえば、入力信号Ｖ
ｉｎ、〜Ｖｉｎ、がすべてロウレベルのときにのみ、ノ
ードｎ、がハイレベルでノードｎ。

がロウレベルにされるＮＯＲ出力とＯＲ出力が得られる
。

一方、テスト時には、上記入力制御トランジスタＱ、が
制御信号Ｔ８Ｔによってオン状態にされるため、入力信
号Ｖｉｎ、〜Ｖｉｎ３のレベルＫかかわらず、第１の参
照用トランジスタＱ、に常にカットオフ状態にされる。

このとき、二次人力トランジスタＱ、４のペースに参照
電圧ＶＢＢ２の電圧よりも低レベルのＳＤ倍信号印加さ
れると％Ｑ４がオフｓＱｓがオンされる。その結果、電
流が、抵抗”１％）’ランジスタＱ、、Ｑ、の各エミッ
ターコレクタ径路を介して、電源端子ＶＣＣから定電流
源ＣＣに流される。したがって、ノード貼はロウレベル
に、ノードｎ、けハイレベルにそれぞれ設定される。一
方、二次人力トランジスタＱ４のペースにＶＢＢ２の電
圧よりも高いレベルの信号が印加されると、Ｑｓがオフ
％Ｑ４がオンされる。その結果、電流は抵抗Ｒｃ、　）
ランジスタＱ４のエミッターコレクタ径路を介して、Ｖ
ｃｃ端子から定電流＃ＣＣＫ流れる。したがって、ノー
ドｎｌｈハイレベルに、ノードｎ、はロウレベルに、そ
れぞれ設定される。すなわち、入力制御トランジスタＱ
、がオンされている状態では、二次入力トランジスタＱ
４のペースの入力信号ＳＤに応じて、ノードｎ、には信
号８Ｄと同相の信号が、又ノードｎ、には信号８Ｄの反
転信号が出力される。

第２図には、第１図の入力回路を論理記号を用いて表わ
［７た等価ゲート回路が示されている。

第２図より、実施例の回路は、制御信号ＴＮＴによって
、入力信号Ｖｉｎ、〜Ｖｉｎ、の入力を禁止し、代わっ
て、他の入力端子圧より二次入力信号８Ｄを入力してや
ることができるようになっていることが容易に理解され
る。すなわち、入力回路と異なるスイッチング回路を設
けることなく、入力回路内部に設けられたトランジスタ
Ｑ、、Ｑ。

をスイッチング手段として使用することによって、入力
回路から内部ロジック回路用のテスト信号が出力される
。

次に、第３図には、上記のごとく構成された入力回路を
有する論理ＬＳＩの診断回路の一実施例が示されている
。

この実施例の論理ＬＳＩの内部ロジック回路内には、論
理ゲート回路やフリップフロップ回路等の標準的な論理
回路が多数搭載される。また、電源電圧を供給するため
の外部端子などとともに、多数の入出力用外部端子が設
けられる。それぞれの入力用外部端子に対応して、第１
図に例示的に示されるような入力回路が設けられる。

第３図において、符号ＩＮＦ、、ＩＮＰ、　　・０．５
ＩＮＰｎで示されているのは、入力端子ＩＮ、〜ＩＮｎ
に対応（７て設けられた入力回路であって、各入力回路
ＩＮＦ　ｉ　（ｉ　＝１　、２・・・・ｎ）はそれぞれ
第１図に示すような二次人力トランジスタＱ４を有する
ＥＣＬ回路により構成されている。そして、各入力回路
ＩＮＦ、　〜ＩＮＰｎ（７）ＯＲ出力（ＯＲ，・−０Ｒ
ｎ）およびＮＯＲ出力（Ｎ０１％、・・・Ｎ０Ｒｎ　）
は、それぞれ内部ロジック回路ＩＬＣの入力に供給され
るように信号線（図示省略）が配設される。

マタ、各入力回路ＩＮＦ、〜ＩＮＰＨの入力制御端子（
トランジスタＱ、のベース端子）には、外部コントロー
ル端子ＤＤから供給されるテスト制御信号ＴＳＴが印加
され、共通の制御信号ＴＳＴによって入力状態の制御が
行表われるようにされる。

さらに、各入力端子ＩＮ、〜ＩＮｎに対応し、てそれぞ
れクリップフロップＦＦ、、ＦＦｔ　、・・・・ＦＦｎ
が設けられており、これらの７リツプ７０ツブＦＦ、〜
Ｆ　Ｆ　ｎはシフトレジスタを構成するように互いに直
列に接続されている。しかも、各クリップフロップＦＦ
、〜Ｆ　Ｆ　ｎの保持データは、各々対応する入力回路
ＩＮＦ、〜ＩＮＰｎの二次入力端子（トランジスタＱ４
のベース端子）に供給されるようにされる。また、上記
クリップフロップのうち初段のフリップフロッグＦＦ、
には、入力端子ＩＮ、に入力された信号が供給され、外
部から供給されるシフトクロックＳＣに同期Ｌ７て、次
々と転送されていくようになっている。８’ＤＯは、７
リツプフロツプＦＦ、〜Ｆ　Ｆ　ｎ間で転送されたスキ
ャンデータを半導体チップ外部へ出力すべく設けられた
端子である。

上記論理ＬＳＩにおいては、外部端子ＤＤより印加され
るテスト制御信号Ｔ８Ｔをハイレベルに設定すると１前
述したように入力回路ＩＮＦ、〜ＩＮＰｎはすべて入力
端子ＩＮ、〜ＩＮｊｌからの入力信号を受は付けなくな
り、代わって二次入力端子の信号を受けて動作するよう
になる。そこで、入力端子ＩＮ、　　よりテストデータ
を次々と入れてやり、シフトクロックＳＣでフリップフ
ロップＦＦ、〜ＦＦｎをシフト動作させる。そして、す
べての７リツプフロツプにデータが揃ったところで各保
持データＳＤ、〜８Ｄｎを入力回路ＩＮＦ。

〜ＩＮＰｎへ転送させる。すると、フリップフロップＦ
Ｆ、〜Ｆ’　Ｆ　ｎに設定されたテストデータは、入力
回路を通じて内部ロジック回路ＩＬＣへ供給される。こ
れによって、すべての入力端子を使ってテストデータを
入力することなく、内部ロジック回路ＩＬＣのテスティ
ングを行なうことができる。

一方、通常使用時には、外部端子ＤＤをロウレベルに固
定してすれば、入力回路ＩＮＦ、〜ＩＮＰｎ内の入力制
御トランジスタＱ、がカットオフされて、入力信号を受
付は可能な状態にされるので、入力端子ＩＮ１〜ＩＮｎ
より入力信号ｖｉｎを入力すれば、本来の論理動作を行
なわせることができる。

以上説明したように上記実施例では、各入力ビン又は入
力回路に対応して設けられたフリップフロップが直列に
接続されてシフトレジスタが構成されると共に１入力回
路がＥＣＬ回路で構成される。このＥＣＬ回路はその定
電流源と入力トランジスタの共通エミッタ端子との間に
第２の参照用トランジスタが接続され、この参照用トラ
ンジスタと並列にエミッタ共通接続された二次入力トラ
ンジスタが設けられる。この二次人力トランジスタのコ
レクタ端子けＥＣＬ回路の第１参照用トランジスタのコ
レクタ端子に接続され、かつその制御端子には対応する
７リツプフロツグの保持データを供給させるようにされ
る。したがって、第１参照用トランジスタとエミッタ共
通接続され友複数の入力トランジスタのうち一つに制御
信号を入れて、入力信号による電流経路の切り換えを停
止させ、代わりに、第２参照用トランジスタとこれにエ
ミッタ共通接続された二次人力トランジスタとの間で電
流経路の切換え動作を行なわせることができるという作
用により、ＬＳＩの全端子にプローブを当てることなく
、一部の端子のみを使ってすべての入力回路から内部回
路へテスト信号を入力して診断を行なえるようＫなると
いう効果がある。

第４図に／ｆｉ、第１の実施例に係る診断回路を有する
論理ＬＳＩに適し念出力回路の一実施例の回路図が示さ
れている。

第４図の実施例の出力回路は、そのコレクタとエミッタ
が共通接続されそれぞれのゲートに論理入力信号ＤＩＩ
及びＤＩ２を受ける並列形態のトランジスタＴ１及びＴ
２を含む。これらのトランジスタＴ１及びＴ２のペース
に供給される論理入力信号ＤＩＩ及びＤＩ２は、例えば
その一方が出力データ信号であり、その他方が出力制御
信号である。これらのトランジスタＴ１及びＴ２には、
そのペースに試験制御信号ＴＳＴを受けるトランジスタ
Ｔ５が並列形態に設けられる。トランジスタＴ５のペー
スに供給される試験制御信号ＴＳＴは、ゲートアレイ及
びこのゲートアレイを含むディジタル装置の試験・診断
時において、論理ハイレベルとされる。また、この試験
制御信号ＴＮＴは、このゲートアレイ内に設けられる他
の出力回路に１共通に供給される。特に制限されないが
、このゲートアレイに所定の試験・診断機能が付加され
ない場合、試験制御信号ＴＮＴの代わりに通常の論理入
力信号が供給されることもある。

トランジスタＴＩ、Ｔ２及びＴ５の共通接続されたコレ
クタと回路の接地電位との間には、負荷抵抗Ｒ１が設け
られる。特に制限されないが、この負荷抵抗ＲＩＨ、ボ
リシ゛リコン（多結晶シリコン）層により形成される。

トランジスタＴＩ、Ｔ２及びＴ５の共通接続されたエミ
ッタと回路の接地電位との間には、そのベースに第１の
基・準電位ｖｂｂ１を受けるトランジスタＴ３が設けら
れる。

これらのトランジスタＴ１〜Ｔ３．Ｔ５は、第１の基準
電位■ｂｂ１を論理スレッシホルトレベルとする電流ス
イッチ回路を構成する。

トランジスタＴ１〜Ｔ３及びＴ５には、定電流源Ｉ８１
からトランジスタＴ６を介して、動作電流が供給される
。このトランジスタＴ６のベースには、第２の基準電位
■ｂｂ２が供給される。この定電流源Ｉ８１とトランジ
スタＴ３のコレクタとの間には、そのベースに試験デー
タ信号ＴＤを受けるトランジスタＴ７が設けられる。こ
のトランジスタＴ７のベースに供給される試験データ信
号ＴＤは、特に制限されないが、このゲートアレイ内に
設けられる他の出力回路に共通に供給される場合もある
。また、このゲートアレイに所定の試験・診断機能が付
加されない場合、試験データ信号ＴＤの代わりに通常の
論理入力信号が入力されることもある。言うまでもなく
、トランジスタＴ６及びＴ７のエミッタは共通接続され
、この共通接続されたエミッタと回路の電源電圧Ｖｅｅ
との間には、定電流源Ｉ８１が設けられる。トランジス
タＴ６及びＴ７は、第２の基準電位Ｖｂｂ２を論理スレ
ッシホルトレベルとする電流スイッチ回路を構成する。

出力用外部端子Ｄｏｔと回路の接地電位との間には、出
力トランジスタＴ４が設けられる。このトランジスタＴ
４のベースには、並列トランジスタＴｌ、Ｔ２及びトラ
ンジスタＴ５の共通接続されたコレクタに結合さする。

出力用外部端子ＤＯＩは、特に制限されないが、他の出
力用外部端子と共通接続され、これらの共通接続された
出力用外部端子と電源電圧Ｖｅｅとの間には、図示され
ない負荷抵抗が設けられる。これにより、これらの出力
用外部端子から出力される出力信号を、ワイヤドオア形
態とすることができる。

さらに１この実施例の出力回路には、その出力信号を、
テスト用シフトレジスタを構成するクリップ７０ツブに
転送できるようにするため、上記出力トランジスタＴ４
と同じ信号がベースに印加されるようにされたトランジ
スタＴ２１とそのエミッタ抵抗Ｒ３とからなるエミッタ
フォロワＥＦ１が設けられている。

第４図の出力回路は、次のような動作により、ノア論理
ゲート型の出力回路と（−て機能する。すなわち、試験
・診断時を除く通常の動作モードにおいて、試験制御信
号ＴＮＴは第１の基準電位ｙｂｂ１より低いロウレベル
とされ、また試験データ信号ＴＤは第２の基準電位Ｖｂ
ｂ２よりも低いロウレベルとされる。したがって、トラ
ンジスタＴ５及びＴ７はカットオフ状態となり、逆にト
ランジスタＴ６がオン状態となる。また、トランジスタ
Ｔ１及びＴ２とトランジスタＴ３は、論理入力信号Ｄｌ
ｌ及びＤ１２に従ってその状態が遷移される。

つまり、論理入力信号Ｄｌｌ又はＤ１２のいずれかが第
１の基準電位’ｙｂｂＩようも高いハイレベルであると
、そのベースにハイレベルの論理入力信号を受けるトラ
ンジスタＴ１又ＦｉＴ２がオン状態となり、トランジス
タＴ３けカットオフ状態となる。これＫより、トランジ
スタＴＩ、Ｔ２及びＴ５の共通接続されたコレクタの電
位はロウレベルとなり、出力トランジスタＴ４はカット
オフ状態となる。このため、出力用外部端子Ｄ０１のレ
ベルは、ワイヤドオアされる他の出力用外部端子の出力
トランジスタがすべて同様にオフ状態とされることを条
件に、論理ロウレベルとなる。

論理入力信号ＤＩＩ及びＤＩ２がともに第１の基準電位
ｙｂｂ１よりも低いロウレベルであると、トランジスタ
Ｔ１及びＴ２がともにカットオフ状態とセリ、逆にトラ
ンジスタＴ３がオン状態となる。これにより、トランジ
スタＴＩ、Ｔ２及びＴ５の共通接続されたコレクタの電
位はハイレベルとなり、出力トランジスタＴ４がオン状
態となる。

このため、出力用外部端子ＤＯＩには、トランク　・ス
タＴ４を介して出力電流が供給され、出力用外部端子Ｄ
Ｏ１のレベルは、ワイヤドオアされる他の出力用外部端
子の出力トランジスタの状態に関係なく、論理ハイレベ
ルとなる。

これらのことから、第４図の出力回路は、試験制御信号
Ｔ　Ｓ　Ｔ及び試験データ信号ＴＤがともに論理ロウレ
ベルであることを条件に、その出力用外部端子ＤＯＩの
出力信号レベルｄｏ１が、ｄｏ１＝Ｄ１１−ＤＩ２ Ｄ１１＋Ｄ１２ となるノア論理ゲート型出力回路として機能する。

一方、試験制御信号ＴＳＴが第１の基準電位Ｖｂｂ１よ
りも高い論理ハイレベルとなる場合、トランジスタＴ５
がオン状態となり、トランジスタＴ３はカットオフ状態
となる。また、トランジスタＴ５が継続してオン状態と
なることで、論理入力信号ＤＩＩ及びＤＩ２は、出力回
路の出力信号に論理的な影響を与えないものとなる。こ
のとき、試験データ信号ＴＤが第２の基準電位■ｂｂ２
よりも低いロウレベルであると、トランジスタＴ７がカ
ットオフ状態となり、トランジスタＴ６がオン状態とな
る。これにより、トランジスタＴ１゜Ｔ２及びＴ５の共
通接続されたコレクタの電位は論理ロウレベルとなり、
出力トランジスタＴ４はカットオフ状態となる。このた
め、出力用外部端子ＤＯ１のレベルは、ワイヤドオアさ
れる他の出力用外部端子の出力トランジスタがすべて同
様にオフ状態とされることを条件に、論理ロウレベルと
なる。

また、試験制御信号ＴＮＴが論理ハイレベルとされ、同
時に試験データ信号ＴＤが第２の基準電位■ｂｂ２より
も高いハイレベルであると、トランジスタＴ７がオン状
態となり、逆にトランジスタＴ６がカットオフ状態とな
る。これにより、トランジスタＴＩ、Ｔ２及びＴ５の共
通接続されたコレクタの電位はハイレベルとなり、出力
トランジスタＴ４がオン状態となる。このたぬ、出力用
外部端子ＤＯＩには、トランジスタＴ４を介して出力電
流が供給され、出力用外部端子ＤＯＩのレベルは、ワイ
ヤドオアされる他の出力用外部端子の出力トランジスタ
の状態に関係なく、論理ハイレベルとなる。

しかも、実施例の出力回路では、出力用トランジスタＴ
４とは別個に、スキャン用フリップフロップに同一出力
データを供給するエミッタフォロワＥＦＩが設けられて
いるので、出力用外部端子ＤＯＩの負荷接続状態す彦わ
ち接続される負荷の大きさにかかわらず出力データのレ
ベルが正しくスキャン用フリップフロップに取り込まれ
る。

第５図には、この実施例の論理ＬＳＩに適した出力回路
のもう一つの実施例の回路図が示されている。この実施
例の出力回路の構成は、基本的に第４図の実施例と同じ
である。以下の記述において、第４図の実施例と重複す
る点については説明を省略する。

第５図において、論理入力信号ＤＩＩ及びＤＩ２は、ト
ランジスタＴ８及びＴ９のベースに供給される。また、
試験制御信号ＴＮＴは、トランジスタ１１１２のベース
に供給され、トランジスタＴ１４のベースには、反転試
験データ信号ＴＤが供給される。この実施例の出力回路
では、通常の動作モードにおいて、試験制御信号ＴＮＴ
及び反転試験データ信号ＴＤがともにロウレベルとされ
る。トランジスタＴ８．Ｔ９及びＴ１２の共通接続され
たコレクタは、直接回路の接地電位に結合される。

そのベースに第１の基準電位ｙｂｂ１を受けるトランジ
スタＴＩＯのコレクタと回路の接地電位との間には、負
荷抵抗Ｒ２が設けられる。トランジスタＴ１３のベース
には、第２の基準電位ｙｂｂ２が供給される。

トランジスタＴＩＯのコレクタには、トランジスタＴ１
４のコレクタが結合されるとともに、出力トランジスタ
Ｔｌｌのベースが結合される。

そして、その出力信号と同−論理レベルをテスト用シフ
トレジスタのフリップ７０ツブに供給するたメ、トラン
ジスタＴ２２とエミッタ抵抗Ｒ４とからなるエミッタフ
ォロワＥＦ２が設けられている。

第５図の出力回路は、第４図の出力回路と類似した動作
によりオア論理ゲートとして機能する。

すなわち、第４図の出力回路は、試験制御信号ＴＳＴ及
び反転試験データ信号ＴＤがともに論理ロウレベルであ
ることをφ件に、その出力用外部端子ＤＯ２の出力信号
レベルｄ０２が、ｄ０２＝Ｄ　１３＋Ｄ　１４ となるオア論理ゲート型出力回路として機能する。

一方、試験制御信号ＴＳＴが、第１の基準電位ｙｂｂ１
よりも高いハイレベルとされる場合、第１図の実施例と
は論理的に逆となり、反転試験データ信号ＴＤが第２の
基準電位Ｖｂｂ２よりも高いハイレベルであるときに、
出力用外部端子Ｄ０２のレベルが論理ロウレベルとされ
、反転試験データ信号ＴＤが第２の基準電位■ｂｂ２よ
りも低いロウレベルであるときに１出力用外部端子ＤＯ
２のレベルが論理ハイレベルとされる。

以上のように、この実施例のゲートアレイの出力回路で
は、それぞれのベースに対応する論理入力信号を受ける
並列トランジスタと並列形態に、そのベースに試験制御
信号ＴＳＴを受ける第１のトランジスタが設けられる。

これらのトランジスタは、そのベースに第１の基準電位
Ｖｂｂ１を受ける第２のトランジスタとともに電流スイ
ッチ回路を構成する。また、並列トランジスタ及び第１
のトランジスタと定電流源との間に、そのゲートに第２
の基準電位ｖｂｂ２を受ける第３のトランジスタが設け
られ、さらに定電流源と第２のトランジスタのコレクタ
との間に、そのベースに試験データ信号を受ける第４の
トランジスタが設けられる。このため、この実施例の出
力回路は、試験制御信号ＴＳＴ及び試験データ信号ＴＤ
がともに論理ロウレベルであるときには、通常のノア論
理ゲート又はオア論理ゲート型の出力回路として機能す
るが、試験制御信号ＴＮＴを論理ハイレベルとする試験
・診断モードの場合、出力用外部端子のレベルを試験デ
ータ信号ＴＤに従ったレベルに固定することができる。

したがって、このようなゲートアレイ集積回路等の複数
のＬＳＩを一つのボードに搭載する場合でも、多数の試
験用ビンを用いることなく、前段のＬＳＩの出力信号を
固定することができ、後段のＬＳＩに所定の試験データ
を供給することができる。このため、ボード上に構成さ
れるディジタル装置の試験・診断を効率よく行なえる。

第６図には、第１図又は第２図に示す入力回路と第４図
又は第５図に示す出力回路とを用いた診断回路をゲート
アレイに適用［７た場合の一実施例が示されている。

ＬＳＩの外部端子たる入出力ピンＰＩ　＋Ｐｔ　＋・・
・・ｐｎに対応して、それぞれ１組の入力回路ＩＮＦと
出力回路ＯＴＰ及びスキャン用フリップフロップＦＦが
予め設けられており、対応するビンを入力ビンとするか
出力ビンとするかに応じて上記３つの回路の中から所望
の回路を選択して、マスタスライス法による配線形成時
に入力回路ＩＮＦ又は出力回路ＯＴＰのいずれか一方の
回路とビンとの間が結線される。また、ＬＳＩの入出力
ビンの中には電源ビンとして使用されるビンや空きビン
となるものがあり、そのようなビンには入出力回路が接
続されない。

第６図においてけ、ビンＰ１　とＰ４に出力回路ＯＴＰ
が接続され、ビンＰ３とＰ、には入力回路ＩＮＦが接続
され、またビンＰ、は空きビンもしくは電源ピンとして
使用された例が示されている。

診断用のシフトレジスタを構成するたぬ入力または出力
にかかわらずスキャン用フリップフロップＦＦ、〜ＦＦ
ｎは互いに直列に接続され、ビンＰ、、Ｐ４に対応する
出力回路ＯＴＰ、とＯ’Ｉ’Ｐ。

の各エミッタフォロワ（第４図参照）の出力端子が、対
応するフリップフロップＦＦ、、ＦＦ４のデータ入力端
子Ｄｉに接続されている。また、ビンＰ、、Ｐ、に対応
する入力回路ｌＮＦ３とＩＮＦ５のスキャンデータ入力
端子Ｓｉには、対応するスヤン用フリップ７０ツブＦＦ
３．Ｂ’Ｆ、のデータ出力端子Ｓｏが接続されている。

ただし、空きピンとなっているピンＰ、に対応する７リ
ツプフロツプＦＦｔは入力回路ＩＮＦ、にも出力回路Ｏ
ＴＰ。

にも接続されていない。しかも、フリップフロップＦＦ
！をジャンプするように７リツプフロツプＦＦ、のデー
タ出力端子ＳＯと７リツプフロツプＦＦ、のデータ入力
端子Ｓｉとの間が直接結線されている。

上記フリップフロップＦＦ、〜ＦＦｎで構成されたシフ
トレジスタは、外部から供給されるスキャンクロックＳ
ＣＫによってシフト動作可能にされる。

診断時にはスキャンデータ入力端子ＳＤｉからテストデ
ータをシリアルに入れて、スキャンクロック８０にで各
７リツプフロツプＦ　Ｆにシフトされる。各フリップフ
ロップに、所望のテストデータをセットした状態でテス
ト制御信号ＴＳＴをハイレベルに設定することによシ、
−括してテストデータを対応する入力回路に入力し、入
力回路を介してそのテストデータを内部ロジックＩＬＣ
に転送させることができる。なお、この実施例では入力
回路に対応するフリップフロップのみならず出力回路に
対応するフリップフロップも接続して一つのシフトレジ
スタを構成している。そのためテストデータを端子８Ｄ
ｉより入力する際には、出力回路に相当するピッ）Ｋダ
ミーのデータを入力する必要がある。ダミーデータがセ
ットされたフリップフロップでは、対応する入力回路へ
のテストデータの転送は実行されない。なぜなら転送す
べき入力回路が接続されてい々いからである。

一方、出力回路により出力されるデータを、テスト用シ
フトレジスタを通してスキャンアウトさせる場合には、
外部より各７リツプフロツプＦＦ。

〜ＦＦｎに対して共通のデータラッチクロックＤＣＫを
供給する。するとそのとき各出力回路ＯＴＰ、、ＯＴＰ
、より出力されているデータが、フリップフロップＦＦ
、、ＦＦ、に同時に取り込まれる。次にスキャンクロッ
ク８０Ｋを与えることＫよりシフトレジスタにラッチさ
れたデータがシフトされ、スキャンデータ出力端子８Ｄ
Ｏより出力される。これによって、内部ロジック回路の
テスト結果がＩＣ外部に１つのピンから出力できるので
、試検時にプローブピンで接続されるべき端子の数が低
減される。

以上のごとく、ゲートアレイのようなピンの使用法が任
意に変化する論理ＬＳＩにおいては、マスタスライス法
によるわずかな配線の変更でテストデータスキャン用の
シフトレジスタを構成することができる。

なお、上記実施例では、入力回路に対応するフリップフ
ロップと出力回路に対応するスリップフロップを区別せ
ずに、１つのテスト用シフトレジスタを構成したが、第
３図の実施例で説明したように、入力回路に対応する７
リツプフロツプは入力回路同士で、また出力回路に対応
するフリップフロップは出力回路同士でそれぞれ別のシ
フトレジスタを構成するようにしてもよい。ただし、第
６図の実施例のように入力回路と出力回路の７リツプフ
ロツプを混在させてシフトレジスタを構成した方が、ス
キャン経路となる配線の長さが短くて済む、という効果
が得られる。

ところで、上述した実施例では、テスト用シフトレジス
タを構成するフリップフロップの構造については何ら説
明しなかったが、具体的にはクロックスキューによるス
キャンデータのレーシングを防止するため、第３図及び
第６図に示されている各々のフリップフロップＦＦ、〜
ＦＦｎけマスタスレーブ構成とされている。

さらに、実際のテスト時には、ｎ個の入力回路のうち（
ｒｌ−１）個の入力回路へのテストデータけそのｉｔに
した状態で１つの入力回路からパルスを入れたいような
アプリケージ雪ン、あるいは、あるテストパターンを入
力回路を通Ｌ７て内部ロジックに入れている間に次のテ
ストパターンをシフトレジスタにスキャンインさせてお
く等種々のアプリケージ璽ンが考えられる。

そこでそのような種々のテストアプリケーションに対応
できるような診断回路を構成するには、上述したマスタ
スレーブ構成のフリップフロップＦＦｉのスレーブフリ
ップフロップと入力回路工ＮＰｉとの間にデータラッチ
用の補助フリップフロップを入れておいて、テスト用シ
フトレジスタにスキャンインされたテストデータを一旦
補助７リップフロップにラッチしてから、入力回路にテ
スト制御信号ＴＳＴを入れて内部ロジック回路に転送さ
せるようにするのが望ましい。

上記思想を発展させると、入力回路ＩＮＦとしてラッチ
機能を有するものを使用すれば、わざわざシフトレジス
タと入力回路との間に補助フリップフロップを設ける必
要がないことが分かる。

以下、入力回路としてラッチ機能を有するタイプのもの
を使用【７て診断機能付きのゲートアレイを構成した場
合の実施例について説明する。また、実際のテスティン
グのやシ易さを考えると、すべての入力ビンに対してラ
ッチ機能を持たせておく必要がない、むしろラッチ機能
を持たせない方がテストパターンを少なくすることが゛
できる場合もある。そのようなビンの具体例としては、
例えば内部ロジック回路へタイミング信号（クロック）
を直接入力したいビン、あるいはテスト中プローブを接
触させて、スキャンイン中ずっト同一レベルに保持させ
ておきたいよう々ビンがある。

そこで、以下の実施例では、入力回路として、入力ピン
の信号を直接内部ロジックに供給する通常の入力バッフ
ァと、ラッチ機能を有するがテスト用のスキャン７リツ
プフロツプと接続されない入力回路と、ラッチ機能を有
しかつスキャンフリップフロップと接続される入力回路
の３つの形式のものを用意して、これらを混在して使用
して診断回路を構成し、テスト効率を向上させるように
しである。

第７図には、ラッチ機能付き人力回路を用いた診断回路
の構成例が示されている。

同図において、符号ＩＢＦで示されているのは、ラッチ
機能を持たない通常の入力バッファである。

このバッファよりＦが接続された入力ピンＩＮ４には、
内部ロジック回路ＩＬＣＫ直接入力したいタイミング信
号が印加される。このようなタイミング信号にはテスト
時に使用するものと、通常動作時忙使用するものとがあ
る。従りて、その場合には別々の入力ピンと入力バッ７
アを設けてやる必要がある。

オた、第７図において、符号ｉＮＰで示されているのは
、ラッチ機能は有するがスキャンフリップ７０ツブＦＦ
Ｋ接続され々い形式の入力回路である。ケートアレイで
ハ、各入出力ビンに対応して予めフリップフロップが用
意されているが、入力回路ｉＮＰおよび上記人力バッフ
ァＩＢＦに関しては、用意されているフリップフロップ
（第７図に破線ｆｆで示されている）との間の接続を行
なわないで、内部ロジック回路ＩＬＣとの間のみ接続が
行なわれる。

さらに、第７図において、符号ＩＮＦ、、ＩＮＦ。

で示されているのは、ラッチ機能を有しかつ対応するス
キャンクリップ７０ツブと接続される入力回路である。

このタイプの入力回路は、２つのデータ入力端子を有し
、一方が入力ピンＩＮ、、ＩＮ。

に接続され、他方がスキャンフリップＦＦ、　、　ＦＦ
３のスキャンアウト端子ＳＯに接続される。そして、後
に記述するが、外部から供給されるクロックＤＳＣがロ
ウレベルに固定されると、入力回路ＩＮＦ。

とＩＮＦ、けデータスルーモードとなり、入力ピンＩＮ
、、ＩＮ、に印加されている信号をそのまま内部ロジッ
ク回路ＩＬＣＫ供給する入力バッファとして動作する。

クロックＤＳＣがハイレベルにされると、その時点で第
２のデータ入力端子に供給されているフリップフロップ
ＦＦ１．ＦＦ３のデータを入力回路ＩＮＦ、ないしＩＮ
Ｆ、がラッチする。なお、このとき（テスト時）Ｋは、
入力ビンＩＮ、、ＩＮ、を高抵抗でプルダウン（もしく
はプルアップ）するととＫより、第１のデータ入力端子
への信号レベルが取り込まれないようにされている。

一方、＠７図において、符号ＯＴＰ、、ＯＴＰ。

で示されているのは出力回路であり、この出力回路ＯＴ
Ｐ、、Ｏ’ｌ’Ｐ、は、２つの出力端子を有し、一方の
出力端子は外部出力ビンＤＯＩ、ＤＯ２に接続され、他
方の出力端子は対応するスキャンフリップフロップＦＦ
、、ＦＦ、のデータ入力端子Ｄｉに接続されている。ま
た、出力回路ＯＴＰ、。

０１”　Ｐ　、は、外部から供給される制御信号ＤＩＳ
Ｌ、ＤＩＳＨにより、強制的に出力信号をロウレベルま
たはハイレベルに固定できるように構成されている。出
力信号をロウレベルまたはハイレベルに固定することに
より出力信号のＤＣレベル測チャリーク電流測定が容易
となる。

上記入力回路ＩＮＦ、、ＩＮＦ、　　や出力回路ＯＴＰ
、、ＯＴＰ、に接続されたスキャンフリップフロップＦ
Ｆ、〜ＦＦ、は、それぞれのスキャンアウト端子ＳＯが
次段のフリップフロップのスキャンイン端子Ｓｉに接続
されることによりシフトレジスタを構成している。捷た
、図示しないが各フリップフロップＦＦ、〜ＦＦ４はマ
スタスレーブ構成とされ、２相のスキャンクロック８Ｃ
ｔ。

ＳＣ２でスキャン動作され、保持データがシフトされて
行く。さらに出力回路に接続されたフリップフロップＦ
Ｆ、とＦＦ、は、外部から供給されるクロックＤＣＫに
よって、対応する出力回路の出力データをラッチするよ
うにされている。

上記実施例の診断回路においては以下のような効果があ
る。

すなわち、ゲートアレイのような論理ＬＳＩでは数１０
０個の入出力パッドがあり、そのうちテスト専用パッド
は数個である。テスト時には数１００個のすべてのパッ
ドにプローブを接触させることは不可能であるが、テス
ト専用パッドのみグローブを接触させてテスティングを
行なう必要はなく、可能な範囲でグローブの数を増やす
ことができる。

そして、プローブの接触可能な入力パッドに関（７ては
スキャンフリップフロップを入力回路に接続しないでプ
ローブより直接テストデータを入れることでシフトレジ
スタからなるスキャン経路を短縮することができる。こ
れによって、スキセンイン、スキャンアウトに要する時
間を短縮することができる。また、シフトレジスタを介
さずに信号を直接内部ロジックに入力できる入力回路を
設けるようにしたので、タイミング信号をテスタから直
接入力することで、テストパターンの規［−縮小するこ
とができる。

甘た、テスタから直接信号を入力するビンについては、
スキャンフリップ７０ツブを省略することにより診断回
路の占有面積を減らし、チップサイズを低減することが
できる。

さらに、第７図の実施例の診断回路では、スキャン７リ
ツプフロツプそれ自身の故障および故障位置を容易に検
出できるように以下のような工夫がなされている。

すなわち、この実施例の診断回路は、出力回路が外部か
らの制御信号ＤＩＳＬ、ＤＩＳＨにより出力をロウレベ
ルまたはハイレベルに固定する機能を有することを利用
し７ている。入力回路に対応されたスキャンフリップフ
ロップＦＦ、、ＦＦ３のデータ入力端子Ｄｉは、テスト
データをシフトする本来の機能のみ着目すると、いずれ
の回路にも接続されない空き端子となるべきものである
が、この実施例では、空いているこのデータ入力端子Ｄ
１に、出力を強制的に）・インペルに固定させるための
制御信号ＤＩＳＨが印加されている。

従って、データｗ１１ｖをラッチしたにもかかわらす′
０”データしか出力できないいわゆるロウスタックフリ
ップフロップを検出するには、制御信号ＤＩＳＨをハイ
レベルにして全出力回路の出力をハイレベルに固定させ
る。そして、クロックＤＣＫを入れてスキャンフリップ
フロップ（Ｆ　Ｆ　ｔやＦ’Ｆ、）にその出力データを
取り込ませる。このとき、入力回路に対応するフリップ
７０ツブ（ＦＦ、やＦＦ、）では、クロックＤＣＫによ
りデータ入力端子Ｄｉに印加されている制御信号ＤＩ８
Ｈのハイレベルを取り込むことになる。これによってシ
フトレジスタを構成するすべてのフリップフロップＦ　
ｌＩ’　１〜）１Ｆ４にデータ″１”が増り込まれたこ
とになる。フリップフロップＦＦ、〜ＦＦ、中にロウス
タックフリップフロップがあったとすると、その故障し
たフリップフロップの出力だけはロウレベルになるため
、全７リツプフロツプの保持データをスキャンクロック
ＳＣＩ、ＳＣ２でスキャンアウトさせると、故障したフ
リップフロップの位置に対応（７た数のクロックが入っ
た時点からスキャンアウトデータ８Ｄｏがノ１イレペル
からロウレベルに変化する。そのため、スキャンアウト
データを監ネ見することでロウスタックフリップ７０ツ
ブの存在を検出でき、またそのときのクロックの数を計
数することにより故障フリップフロップの位置を知るこ
とができる。

一方、データ″０″をラッチしたにもかかわらず１”デ
ータしか出力できないいわゆるノ・イスタックフリップ
フロップを検出するには、制御信号ＤＩＳＬをハイレベ
ルにして全出力回路の出力をロウレベルに固定させる。

そして、クロックＤＣＫを入れてスキャンフリップフロ
ップ（ＦＦ。

やＦＦ４　）にその出力データを取り込ませる。このと
き、入力回路に対応するフリップフロップ（ＦＦ、やＦ
Ｆ、）では、タロツクＤＣＫによりデータ入力端子Ｄｉ
に印加されている制御信号ＤＩＳＩ−１のロウレベルを
取り込むことになる。これによってシフトレジスタを構
成するすべての７リツプフロツプＦ’Ｆ、−ＦＦ、にデ
ータ”０“が取り込まれたことになる。しか１、て、フ
リップフロップＦＦ、〜ＦＦ４中圧ハイスタックフリッ
プフロップがあったとすると、その故障〔７たフリップ
フロップの出力だけはハイレベルになるため、全７リツ
プ７０ツブの保持データをスキャンクロックＳＣＩ　、
ＳＣ２でスキャンアウトさせると、故障したフリップフ
ロップの位置に対応した数のクロックが入った時点から
スキャンアウトデータＳＤＯがロウレベルからハイレベ
ルに変化する。そのため、スキャンアウトデータを監視
することでハイスタックフリップフロップの存在を検出
でき、またそのときのクロックの数を計数することによ
り故障フリップフロップの位置を知ることができる。

なお、上記実施例では、出力回路の出力を強制的にＦｉ
Ｉｉ′１足させる外部制御信号ＩＪＩｓＨを利用１．て
、ロウスタック及びハイスタックのフリップフロップを
検出するようにしている。しか１７ながら、スキャンフ
リップフロップとしてセット及びリセット機能を有する
ものを用い、テスト時に全フリップフロップを同時にセ
ラｉｔたはリセット状態に設定してからスキャンクロッ
ク８Ｃ１、ＳＣ２’１人れてシフトレジスタの全データ
をスキャンアウトさせることで検出することができる。

なお、セット、リセット機能付きのフリップフロップは
後述の第１０図に示されているフリップフロップ回路に
おいて、トランジスタＱ、３〜Ｑｓｓの共通エミッタ端
子と定電流源ＣＣＩとの間に、各々のベースに参照電位
とセットまたはリセット信号が印加されたエミッタ共通
接続のトランジスタからなる第３のカレントスイッチ回
路を設けることで容易に構成できる。

第８図には、ラッチ機能を有するがスキャンフリップフ
ロップが接続されない入力回路ｉＮＰの具体的な回路例
が示されている。

この実施例の入力回路は、入力ビンからのデータ信号Ｄ
Ｉｎをペース端子釦受けるようにされたトランジスタＱ
、１と、スキャンフリップフロップからのスキャンデー
タＳＤをペース端子に受けるようにされたトランジスタ
Ｑ２ｓが並列に接続され、これらの並列トランジスタＱ
□ｒＱｔｔと、基準電圧ＶＢＢＩをベース端子に受ける
ようにされたトランジスタＱｌｌｌとがエミッタ共通接
続されたＥＣＬ回路を構成している。

上記トランジスタＱ□にはトランジスタＱｔｓが、マタ
トランジスタＱ、ｓ＋にはトランジスタＱｓｔがそれぞ
れコレクタ共通接続され、トランジスタＱ　ｔ　３とＱ
、ｔとはエミッタが共通に接続されている。そして、上
記トランジスタＱｚ＋　＋　Ｑｓｔの共通エミッタ端子
ト、トランジスタＱｔｓ　ｌ　Ｑｘｔの共通エミッタ端
子には、同じくエミッタ共通接続されたトランジスタＱ
ｓｓとＱ３４のコレクタが各々接続されている。さらに
、トランジスタＱｓｓ　＋　Ｑ３４の共通エミッタ端子
には定電流源ＣＣ１が接続されている。

つまり、２段の電流切換回路が縦積みにされたシリーズ
ゲートが構成されている。そして、２段目の電流切換回
路（Ｑｓｓ　、　Ｑ３．　’）によって、トランジスタ
ＱｔＩ＋　Ｑｔｔ　＋　Ｑ□のＥＣＬ回路またはＱ２３
゜Ｑ３２のＥＣＬ回路のいずれか一方にのみ電流が流さ
れ、電流が流された方の回路が動作され、ラッチとホー
ルドを行なうようになっている。上記電流切換回路（Ｑ
ｓｓ　、Ｑ３４　）を制御するために、外部から供給さ
れるクロックＤＳＣがトランジスタＱ！４のペースに印
加され、他方のトランジスタＱｓａのペースには参照電
圧ＶＢＢ３が印加されている。

そして、この実施例では上記ＥＣＬ入力段のオア側出力
ノードｎ、の電位ｄ、が、・上ランジスタＱ４１と定電
流源ＣＣ，とからなるエミッタフォロワ回路ＥＦ３に供
給される。そして、エミッタフォロワ回路ＥＦ３の出力
は、トランジスタＱ□とコレクタ共通接続された他方の
トランジスタＱｔｓノヘースに、またトランジスタＱｔ
ｓとエミッタ共通接続された他方のトランジスタＱ０の
ペースには参照電位ＶＢＢ２が印加されている。

これによって、上記電流切換回路（Ｑ＝ｓ　＝　Ｑ−４
）によりトランジスタＱ＊＋　ｒ　ＱｔｔとＱ、　３１
からなるＥＣＬ回路の側に電流が流されると、そのとき
トランジスタＱ□のペースに入力されている入力データ
信号ＤｉｎとＳＤのオア論理出力ＯＲが、トランジスタ
Ｑ、３．のコレクタに接続されたトランジスタＱａｔと
抵抗ＲＩＩとからなるエミッタフォロワＥＦ４より出力
される。またトランジスタＱ□のコレクタに接続された
トランジスタＱ、　４３と抵抗Ｒ１１とからなるエミッ
タ７オロワＥＦ５よりノア論理出力ＮＯＲが出力される
。一方、上記電流切換回路（Ｑｓｓ　、Ｑｓ−）により
トランジスタＱｔｓとＱ）からなるＥＣＬ回路の側に電
流が流されると、ＥＣＬ回路（Ｑｔ＝　−Ｑ□、Ｑ□）
の出力がエミッタフォロワＥ）３を介してＥＣＬ回路（
Ｑｔｓ　−Ｑ−）にフィードバックされる。その結果、
ＥＣＬ回路（Ｑ、、、Ｑ、ｔ、Ｑ、、）にラッチされた
データが保持される。つまシ、トランジスタＱ！３＋　
Ｑｓ２からなるＥＣＬ回路と、エミッタフォロワ回路Ｅ
Ｆ３とによってホールド回路が構成される。

なお、第８図の入力回路において、トランジスタＱ、ｔ
Ｒを省略することにより、ラッチ機能を有しスキャンフ
リップフロップに接続されないタイプの入力回路を構成
できる。また、ラッチ機能を有しない入力回路は、ＥＣ
Ｌ入力回路とエミッタフォロワとからなる通常のＥＣＬ
ゲートにより構成できる。

第９図には第７図の診断回路付き論理ＬＳＩに好適な出
力回路の具体的な回路の一例が示されている。

この実施例の出力回路は、第４図に示されている出力回
路と類似の構成にされている。異なる点のみ説明すると
、以下のとおりである。

すなわち、先ず第１に第９図の出力回路では、第７図の
回路でテスト制御信号１“ＳＴが印加されていり入力ト
ランジスタＴ５のベース端子に、他の入力トランジスタ
ＴＩ、Ｔ２と同じく内部ロジック回路の最終段の論理ゲ
ート回路から出力されるデータ信号１）１３が入力され
、信号ＤＩｌ〜Ｄ１３のＮＯＲ論理を出力するようにな
っている。

第２の相違点は、第７図の出力回路において、テストデ
ータＴ　Ｄが供給されるようにされたトランジスタＴ７
のペースに、外部からの制御信号ＤＩＳＨが入力される
ようになっている点である。

この制御信号Ｉ）ＩＳＨがハイレベルにされると、トラ
ンジスタＴ７がオンされ、代わってトランジスタＴ６が
オフされることにより、入力信号ＤＩｌ〜Ｄ１３のレベ
ルいかんにかかわらずトランジスタＴＩ、Ｔ２．Ｔ５の
共通コレクタ端子の電位が強制的にハイレベルにされ、
出力ＤＯ１がハイレベルに固定される。

第３の相違点はトランジスタＴＩ、Ｔ２．Ｔ５の共通コ
レクタ端子とトランジスタＴ６　、Ｔ７の共通エミッタ
端子との間に新たにトランジスタＴ１７が接続され、そ
のペースに制御信号ＤＩＡＬが印加されるようになって
いる点である。制御信号ＤＩＳＬがハイレベルにされる
と、上記制御信号ＤＩ８Ｈがロウレベルにされているこ
とを条件に、トランジスタＴ１７がオンされ、代わって
トランジスタＴ６がオフされることにより、入力信号Ｄ
Ｉｌ〜Ｄ１３のレベルいかんにかかわらずトランジスタ
ＴＩ、’Ｔ２．Ｔ５の共通コレクタ端子の電位が強制的
にロウレベルにされ、出力ＤＯＩがロウレベルに固定さ
れる。

この実施例の出力回路は、通常動作時に制御信号Ｄ　Ｉ
　ＳＨ（！：Ｄ　Ｉ　ＳＨの入力端子が高抵抗を介して
プルダウンされてロウレベルにされることにより、常時
トランジスタＴ６に電流が流されてＮＯＲ論理動作する
。そして、テスト時において出力信号をハイレベルまた
はロウレベルに固定したい場合に、制御信号Ｄ１８Ｈま
たはＤＩＳＬのいずれか一方がハイレベルにされる。制
御信号ＤＩ８ＨとＤＩＳＬ＃ｉ同時にハイレベルにされ
るのが禁止される。

第１０図には第９図の診断回路に使用されるマスタスレ
ーブ構成のフリップフロップの回路例が示さねている。

この実施例のフリップフロップは、第８図に示されてい
るシリーズゲート型入力回路と略同様の構成のラッチ回
路が２つカスケードに接続されて構成されている。前段
のラッチ回路がマスタフリップフロップＭ　−Ｆ　Ｆで
、後段のラッチ回路がスレーブフリップフロップ８−Ｆ
Ｆである。

各７リツプフロツプと第８図の回路との相違は以下のと
おりである。

すなわち、前段の７リツプフロツプＭ−ＦＦは、第８図
の回路では２つのＥＣＬ回路（Ｑ、１．Ｑ３Ｉ）と（Ｑ
ｓ、、Ｑ、、”）がカレントスイッチ（Ｑ、、、Ｑ、、
）で電流が切り換えられることにより一方が動作される
ように構成されているのに対し、この実施例のマスタフ
リップフロップＭ−ＰＩ；’ｉ、上記ＥＣＬ回路（Ｑ□
、Ｑ−１）−（Ｑ−−−Ｑｔｓ）と並列に、第３のＥＣ
Ｌ回路（Ｑ□、Ｑ、、）が設けられ、これらのＥＣＬ回
路がエミッタ共通接続された３個のトランジスタＱｓａ
　＋　Ｑｓ＜　＋　Ｑｓｓからなるカレントスイッチに
より、いずれか一つに電流が流されて動作されるように
なっている。

そして、上記３つのＥＣＬ回路のうち第１のＥＣＬ回路
（Ｑ＝１−　Ｑ−１Ｑ−ｓ　　）はトランジスタＱ□の
ペースに出力回路からの出力データ信号ＤＯが供給され
、トランジスタＱｓｓのペースにクロックＤＣＫが供給
されることにより、クロックＤＣＫに同期して出力デー
タＤＯをラッチするラッチ回路として動作される。また
、第２のＥＣＬ回路（Ｑｓ＝　−Ｑ−ｔ　−Ｑ−ｓ　）
はトランジスタＱｓｔのペースにスキャンイン端子Ｓｉ
がらのスキャンデータＳＤｉが供給され、トランジスタ
ＱｓｓのペースにスキャンクロックＳＣＩが供給される
ことにより、スキャンクロックＳＣＩに同期してスキャ
ンデータ８Ｄｉを取り込むラッチ回路として動作される
。そして、第３のＥＣＬ回路（Ｑｓｓ　＋　Ｑｓ！＃Ｑ
３４）はホールド回路として動作する。

さらに、この実施例のマスタフリップフロップＭ　−Ｆ
　Ｆは、ＮＯＲ論理出力信号を出力するエミッタ７オロ
ワＥＦ４がフィードバック用のエミッタフォロワＥ　Ｆ
　ａを兼用している。負荷となるスレーブフリップフロ
ップがすぐ近くＫあるからである。

一方、スレーブフリップフロップ８−　Ｆ　Ｆの構成は
、第８図の入力回路の構成とさらに類似している。図面
では、マスタフリップフロップＭ−ＦＦとの混同を避け
るため、対応するトランジスタの符号に′を付して区別
した。主たる相違は、スレーブフリップフロップ８−Ｆ
ＦがＯＲ論理出力用のエミッタフォロワＥＦ５を有して
いないことである。スレーブフリップフロップ５−Ｆｌ
Ｔｌは、トランジスタＱ３４°に参照電圧ＶＢＢ３を、
またトランジスタＱ３３′のペースにスキャンクロック
ＳＣ２を与えることにより、スキャンクロックＳＣ２に
同期して前段のマスタフリップフロップＭ−ＦＦの保持
データを取り込んでホールドする。

スキャンクロック８Ｃ１と８０２を互いに逆相の信号と
して１．ハイレベルの期間が重ならないように設定する
ことにより、スキャンイン端子Ｓ１から入力されたデー
タがそのま″！！ヌキャンアウト端子ＳＯに伝わるのが
禁止され、いわゆるレーシングが防止される。

次に、第１１図には本発明をゲートアレイに適用する場
合に、各入出力ビンに対応して設けられる入力回路と出
力回路およびスキャンフリップフロップの各回路セルの
レイアウトの好適な実施例が示されている。

この実施例は、１つのビンに対応して設けられる１組の
入力回路セルエ、出力回路セルＯおよびフリップフロッ
プセルＦ　Ｆをそれぞれ長方形となし、互いに他の回路
と一辺が接するように配置し、かつ全体として長方形を
なすように［７ている。そ（７て、これらの３つのセル
ｉ　、　ｏ　、　ＦＦかうする基本セルＣＥＬＬが４個
集まってセルブロックＣＢを構成し、このセルブロック
ＣＢがチップの外縁に沿って一列に並ぶように配置さね
、ている。

また、各セルブロックＣＢ内の４つの基本セルＣＥＬＬ
ｌｄ、各々の７リツプフロツプセルＦ　Ｆが中心に来る
ように（〜て、左右対称および上下対称となるレイアウ
トをもって配置されている。

さらに、各基本セルＣＥＬＬごとに、その中心すなわち
入力回路セルＩと出力回路セル０と７リツプフロソブセ
ルＦ　Ｆの３つのセルの一辺が交差−する位ｔに電極と
してのＣＣＢバンプＢＮＰが設けられている。

なお、破線ＢＮＤ’で示されているのは、必要に応じて
電源ビンが設けられる位置である。

各セル内および各バンプＢＮＰと入力回路セルＩｔたは
出力回路セル０との間、および各７リツプフロツプセル
ＦＦと入力回路セルＩｔたけ出力回路セル０間は多層配
線技術によって互いに接続され、所望の回路が構成させ
る。しかも、各セルは規則性を有しているため、コンピ
ュータによる自動配線設計が容易に行なえる。

上記実施例のレイアウトに従うと、１つのビンに対応し
て設けられる３つの回路のセルが互いに一辺が接するよ
うに配置されているため、回路相互間を結線する配線長
が短くて済む。

また、フリップフロップセルＦ　Ｆが基本セルＣＢＬＬ
の中心に来るように配設されているため、セル配列方向
に沿って配設される多数のクロック信号線をセルの中央
部に集中して設けることにより、バンプが２列であるに
もかかわらず、クロック信号線は１組だけ設けてやれば
よく、各信号線からセル内の端子に接続される枝の信号
線の長さも短くて済む。

さらに、入力回路セルエや出力回路セル０が隣接する基
本セル同士で接触するように配置されているため、隣接
する２つのセル内のトランジスタを並列に接続して駆動
力を高めた回路を構成するのが容易となる。

しかも、各バンプが各々の基本セルの中心に位置するよ
うに設けられているため、限られたサイズのチップ内に
多数の入出力ピンを設けるべく、バンプを２列にした場
合にも各バンプ間の短絡が防止される。これとともに、
バンプを入力回路Ｉまたは出力回路０１フリツプフロツ
プＦＦの中の一つに対（７て選択的に接続する場合にも
配線の長さが短くて済む。

ところで、上記のような診断回路を内蔵【７た論理ＬＳ
Ｉにおいては、その診断回路の動作が必要な期間はテス
ティングのときのみである。しかるに通常動作時にもテ
スト用シフトレジスタに対して給電が行なわれると、Ｌ
ＳＩ全体の消費電力が必要以上に増大されてしまう。

そこで、上記診断回路を内蔵［７た論理ＬＳＩには、第
１２図に示すようなパワーダウン回路を設けるのが密着
しい。

第１２図に示すパワーダウン回路は、入力回路や出力回
路、スキャンフリップ７０ツグおよび内部ロジック回路
を構成する各種論理ゲート回路の定電流源を構成する定
電流源用トランジスタのベース端子に供給される定電圧
ＶＣ３のうち、スキャンフリップフロップの定電流源に
供給される定電圧ＶＣ３を、テスト時にのみ有効にし、
通常動作時には供給される電圧を下げて、定電流源の電
流が流れないようにして、消費電力の低減を図るもので
ある。そこで、第１２図の実施例では、外部から印加さ
れる制御信号ＰＤに基づいて２系統の定電圧を発生する
ように構成されている。

すなわち、第１２図において、符号ＣＶＧで示されてい
るのは定電流源に供給される定電圧を発生する定電圧発
生回路で、この定電圧発生回路ＣＶＧで発生された定電
圧Ｖｃｓは、枝のように張りめぐらされた給電線Ｌ１で
分岐されてＬＳＩチップ各部の入力回路や出力回路およ
び内部ロジック回路に供給されるとともに、本実施例に
おいて新たに付加したコントロール端子付きのボルテー
ジフォロワＶＦにも供給されている。そして、このボル
テージ７オロワＶＦでインピーダンス変換された同一レ
ベルの定電圧ＶＣ５’が、給電線Ｌ２全通して入出力回
路に対応［２て設けられたスキャンフリップフロップ内
の定電流源に対Ｅ７供給される。すなわち、外部コント
ロール端子Ｐｉに印加された制御信号ＰＤが、パワーダ
ウンモードを指示するレベルになると、ボルテージ７オ
ロワｖＦ内の電流経路が切り換えられて発生される電圧
ＶＣ８’がＶＦｔｇに近いレベルにされる。そして、こ
の電圧ＶＣ３’が第１０図において符号ＣＣ１゜ＣＣ２
、ＣＣ３、ＣＣ４、ＣＣ５で示されている定電流源のト
ランジスタＱ、ｅ＋　＋　Ｑａｔ　＋　Ｑａｓ　＋　Ｑ
ｓｓのペース端子に供給されることにより、スキャンフ
リップフロップの定電流源に流される電流が遮断され、
ＬＳＩは低消費電力モードとなる。

なお、内部ロジック回路内には、樟数のボルテージ７オ
ロワが散在されており、上記定電圧発生回路ＣＶＧで発
生された定電圧ＶＣ５は、そのボルテージフォロワを介
して各論理ゲートの定電流源に供給される。

第１３図には、各入出力回路に対して設けられたスキャ
ンフリップフロップＦＦをすべて縦続接続して１つのシ
フトレジスタを構成するのでは々く、２つに分けて２つ
のテスト用シフトレジスタ群を構成（−た実施例が示さ
れている。

すなわち、第１３図の実施例では、チップＣＰの上辺と
左辺に配設されているスキャンフリップフロップＦ　Ｆ
同士がＦＬｊＩ続接続されて第１のシフトレジスタを構
成し、下辺と右辺に配設されているスキャンフリップフ
ロップＦＦ同士が縦続接続されて第２のシフトレジスタ
が構成されている。そして、２つのシフトレジスタに対
応してテストデータのスキャンイン端子ＳＤｉとスキャ
ンアウト端子ＳＤｏも２組設けられている。ただし、ス
キャンクロックｓｃｌ　、ＳＣ２やデータラッチクロッ
クＤＣＫは２つのシフトレジスタで共通化することがで
きる。つまり、クロックＳＣＩ　、ＳＣ２およびＤＣＫ
の入力端子は１つずつでよい。

上記のようにテスト用、シフトレジスタを分割すること
により、２つのスキャン経路に対して同時にテストデー
タを送り込んだり、出力データを読み出したりできる。

そのため、テストデータのセツティングに要する時間お
よび読出しに要する時間が短縮される。

なお、上記実施例ではテスト用シフトレジスタを２つに
分割しているが、ビン数の許される範囲で１例えばチッ
プ各辺の７リツプフロツプごと等、任意の数のシフトレ
ジスタに分割することができる。

また、上記実施例ではデータの出入口に設けらねる診断
回路についてのみ説明したが、論理ＬＳＩが大規模にな
るに従って、複雑かつ膨大なテストパターンが必要とな
る。そこで、内部ロジック回路内の７リツプフロツプを
縦続接続させてテスト用シフトレジスタを構成し、直接
テストデータを内部ロジック回路の奥部に入れたり、内
部ロジック回路奥部の論理ゲートの出力データを読み出
す診断方式がある。このような診断方式と本発明の診断
方式は組み合わせることが可能であり、それによって更
に効率的な診断が行なえる。

以上の説明で主と１．て本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明（〜たが、それに限定されるもの
ではなく、バイポーラ型論理ＬＳＩやＭＯ８型論理ＬＩ
Ｓ一般さらには、共通のボードに搭載される半導体記憶
装置や各種のティジタル集積回路からなるシステムにも
適用できる。

〔発明の効果〕

論理集積回路の入力回路およびまたは出力回路に対応し
てフリップフロップを設け、これらを縦続接続させてテ
スト用シフトレジスタヲ構成するとともに、各７リツプ
フロツプとそれに対応する入力回路または出力回路との
間でデータの並列転送を可能にした。これによってＬＳ
Ｉの全端子にプローブを当てることなく、一部の端子の
みを使ってすべての入力回路から内部回路へテスト信号
を入力（−で診断を行なうことができる。

【図面の簡単な説明】

第１図は本発明が適用された論理ＬＳＩの入力回路−実
施例を示す回路図、 第２図は第１図の回路を論理記号を用いて示す等価ゲー
ト回路、 第３図は第１図の入力回路を用いた本発明に係る修断回
路の第１の実施例を示すブロック図、第４図は本発明が
適用された論理ＬＳＩの出力回路の一実施例を示す回路
図、 第５図は同じく出力回路の他の実施例を示す回路図、 第６図は第１図の入力回路および第４図の出力回路を用
いた論理ＬＳＩに本発明を適用した場合の診断回路の実
施例を示すブロック図、第７図は本発明に係る診断回路
の第３の実施例を示すブロック図、 第８図はその診断回路を有する論理ＬＳＩに適した入力
回路の一例を示す回路図、 第９図はその診断回路を有する論理ＬＳＩに適した出力
回路の一例を示す回路図、 第１０図はその診断回路を有する論理ＬＳＩに適したス
キャンフリップフロップの一例を示す回路図、 第１１図は本発明をゲートアレイに適用した場合の入力
回路と出力回路およびフリップフロッグを構成する各セ
ルのレイアウトの一例を示す平面図、 第１２図は本発明を適用した論理ＬＳＩにおけるパワー
ダウン方式の一例を示す図、 第１３図はシフトレジスタの構成例を示すＬ８エチップ
全体図である。 ＣＣ・・・電流源、ＴＮＴ・・・テスト制御信号、ｖｂ
ｂ、。 ■ｂｂ！・・・参照電圧、８Ｄ・・・スキャン・データ
信号、Ｖｉｎ、、Ｖｉｎ、、Ｖｉｎ、・−・入力信号、
ＲＣ，、ＲＣ，・・・抵抗、Ｉ　ＮＰ、　〜Ｉ　ＮＰ　
ｎ・・−入力回路、ＩＮ、〜ＩＮｎ・・・入力端子、Ｏ
ＴＰ　、ＯＴＰ、〜ＯＴＰ、、、。 出力回路。 Ｕ　ロー ｍ　　　　ｌＴｌ− 人出力回浴へ

Claims (1)

【特許請求の範囲】
1. １、入力回路と出力回路に対応して各々データ転送可能
   に接続されたフリップフロップを有し、それらのフリッ
   プフロップは互いに縦続接続されてシフトレジスタを構
   成し、そのシフトレジスタには外部からテストデータを
   入れてシフトしたり、出力回路からシフトレジスタに転
   送されたデータを出力できることを特徴とする論理集積
   回路。