JPH01243112A - ディジタルデータのソーティング方法およびその回路構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、並列に入力される複数のディジタルデータの
集合の中から、７−タの太さきに関りる任意の順位のデ
ータを選択して出力するだめのティジタルテ゛−りのソ
ー７−インク方法およびぞの方法を実現するための基本
演算回路を備えたソーティング回路構成に関し、特にビ
ットスライス可能な構成とすることにより、従来方法で
は実現不可能であった入力データのビット幅（語長）の
拡張性を有するディジタルデータのソーティング力法お
よびその回路構成に関する。

（発明の概要） 本発明は、並列に入力される複数のディジタルデータの
集合の中から、信号レベルの大きさに関して、任意の順
位のデータを出力する方法とその回路構成に関するもの
である。すなわち、複数のテ′イジタル入力データをそ
れぞれビットスライスし、それぞれディジクル入力テー
クの位の等しい２進数の桁に相当りるビットのテークの
集合の中から、所望のデータのヒツトデータとなり得る
１またはＯの値を判定して出力し、所望のテークのヒツ
トデータとなり得ない入力ｊ−−りについては、これを
排除する操作を最も位の人さなビット（ＭＳＢまたはサ
インフラグという）から、最も位の小さなピッ１−（Ｌ
ＳＢという）に向って逐次行うことにより、ソータに不
可欠な順位イ旧プ（または大小比較）の操作を、２進数
の加減粋と絶対値操作ならびに２値論理演算のみを用い
て、ビットごとに行うことを可能とする。これにより、
従来のソート方法では困難で゛あったディジクル入力テ
ークのビット幅、づなわぢ２進デークの桁数の拡張を容
易に行えるようにしたものである。

（従来の技術） 従来、並列に入力されるｒＴＴｏ個（ｍｏ　は正の整数
）のディジタルデータの集合の中から、データの大ぎさ
に関して、任意の順位のデータを選択し出力する回路を
実現り−る方法としては、例えば第８図に示′？ｌ’Ｊ
：うに従来の並列ソータ２と、セレクタ３とで構成する
方法が考慮されていた。このような構成により、データ
入力端子１−１．１−２゜・・・、１−１１１０　　か
ら入力されるｍｏ個の並列チイジタルデータは、並列ソ
ータ２でデータの大ぎさの大ぎい順（または小さい順）
に並べ換えられて出力され、その出力の中から選択信号
入力端イ４より入力された順位選択信号に応じて、任意
の順位　　　゛の信号がセレクタ３にて選択され、デー
タ出力端子５から出力される。並列ソータ２としては、
従来から知られている奇偶置換ソータ、バイトニックソ
ータまたは並列マージソータ等の使用が考慮される。

通常、ソータとは、入力されたｍｏ個のデータを大ぎさ
の順に並べ換えて最大値から最小値までを時系列に、ま
たは並列に出力するものをいうも、ここては信号レベル
の大きさに関して、任意の順位の信号を選択して出力す
ることがソータの基本的操作を内包することから、この
ような操作を行う方法またはハードウェアを広い意味の
ソータと定義する。

また、他の従来方法としては、例えば第９図に示すよう
にｍｏ個のディジタルテーク入力端子１−１ないし１−
１１１ｏ　　と、ｒＴ１ｏ個のデコード回路２−１ない
し２−ｍｏ　　と、２°−１＠のカウンタ回路または加
算回路３−１ないし３−（２ｎ−１＞と、同じくしきい
値処理回路４−１ないし４−（２°−１）および加算回
路５とから構成される方法が考慮されていた。なお、６
はしきい値入力端子、７はデータ出力端子である。

このような構成により、ｍ０個の並列に入力するテ′イ
ジタルテータは、各テ′−夕ともそのビ゛ツ１〜幅をｎ
ビットとし、それぞれ１から２−１すでのしきい値によ
る２値化により、しぎい値の異なる２°−１藺の２１直
１ヒデータに変換される。このディジタルデータから発
生したそれぞれの２値化データの中で、同じしきい値に
よって得られたｍ。

個の２値化データの集合を作り、この集合の中に含まれ
ている論哩レベル′　１′のデータ数を計数し、この結
果に第２のしきい値処理を施して、中間結果としての２
値化データを求め、この操作を２ｎ−１個の２値化デ゛
−夕の集合のづべてについて行い、得られた２−１個の
中間結果をすべて加算して最終の結果を得る。この際、
第２のしぎい値処理に用いられたしぎい値は、第８図の
順位選択信号に相当する。

次に、このような従来技術に関する文献を記載する。

ソータのアルゴリズムとハードウェア全般に関して、例
えば田中譲：″データベース処理や文出処Ｊψを高速化
するサーチ／ソートハードウェアの動向″２日経エレク
トロニクス、１９８３年８／１号がある。並列奇偶置換
ソータに関して、例えばＢａｕｄｅｔ、Ｇ、　＆　５ｔ
ｅｖｅｎｓｏｎ、Ｄ、　；”　０ｐｔｉｌａｌ　Ｓｏｒ
ｔｉｎｇＡｌｇｏｒｉｔｈｌｓ　ｆｏｒ　Ｐａｒａｌｌ
ｅｌ　Ｃｏ１Ｉｌｐｕｔｅｒｓ　”　　、ＩＥＥＥＴｒ
ａｎｓ、ｏｎ　Ｃｏ■ｐｕｔｅｒｓ、　ｖｏｌ、ｃ−２
７，ｎｏ−１，Ｊａｎ、　１９７８がある。また、バイ
トニックソータに関して、例えば　Ｂａｔｃｈｅｒ、　
Ｋ、　Ｅｌ、”Ｓｏｒｔｉｎｇ　Ｎｅｔｖｏｒｋｓ　ａ
ｎｄ’ｒｈｅｉｒ　　Ａｐｐｌｉｃａｔｉｏｎｓ、”　
　Ｐｒｏｃ、５ＪＣＣ，ｐｐ３０？−３１４゜Ａ１１ｒ
、　１０６８がある。なＪ３、並列マージソートを使用
しているものとしては、同−発明者等により別途特許出
願申請中である。

さらに、直接ソーティングネットワークを用いずに、第
９図に類似の手法で行うものとしては、多数の論文があ
る。主なものとして、例えばに、　Ｐｒｅｓｔｏｎ、　
Ｊｒ、　；　”三−ｆｉｌｔｅｒｓ”　ＩＥＥＥ　Ｔｒ
ａｎｓ、ｏｎ八へＳＰ　　ｖｏｌ、Ａｓ５Ｐ−３１，Ｎ
ｏ、４．八ｕｇ、１９８３　　ま１こはＰｅｔｅｒＤ、
１ＩＩｅｎｄｔ、ｅｔａｌ、５ｔａｃｋ　ｆｉｌｔｅｒ
ｓ、　”　ＩＥＥＥ　　Ｔｒａｎｓ、ｏｎＡｓｓｐ　ｖ
ｏＬＡｓｓＰ−３４Ｎｏ、４ハｕｇ、１９８６およびｐ
ｅｔｒｏｓＭａｒａｇｏｓ、ｅｔｅａｌ、　”ＨＯｒｐ
Ｈ０ＩＯ（１ＩＣａｌ　　Ｆ！ｌ↑ｅｒｓ。

”　　ＩＥＥＥ　　Ｔｒａｎｓ、　　ｏｎ　　ＡＳＳＰ
　　ｖｏｌ、八５ＳＰ−３５，Ｎｏ、８．Ａｕｇ、１９
８７等がある。

（発明が解決しようとする問題点） ところが、第８図に示づ構成では、並列ソータ２が採用
されるが、この並列ソータ２は、図示されていない比較
器とセレクタとの２個を単位構成要素とし、さらにこれ
を多数結合する。このとき、比較器が扱い得るデータは
固定長どツトのデータであるために、比較器を用いるア
ルゴリズムに関しては、いずれも入力ｆ′−夕のビット
幅（語長）に拡張性を持たせることが極めて困難であっ
た。

すなわち、既にソフトウェアまたはハードウェアにより
構成されている複数個のソーディングモジコールを使用
して、よりピント幅の広い（語長の長い）高精度データ
をソートでることができないという問題があった。

また、ｐｒｅｓｔｏｎおよびＷｅｎｄｔ、　Ｈａｒａｌ
ＪＯ３等の用いるソーティングの方法は、いずれも基本
的には第９図に示した手順に従ったものであるが、扱う
入力データのビット幅（語長）が少ないときには実施可
能であるも、入力データのビット幅（語長）が増加する
に従って、急激に実施困難となる。その理由は、第９図
のｎラインー２−１ラインデコード回路２と、カウンタ
回路または加算回路３と、しぎい値処裡回路４と、加算
回路５との回路の構成規模が、入力データのビット幅「
１の増加に伴い、急速に増加するからである。例えば、
ｎ＝８のときには、並列処邪のための回路数が２５５に
達し、この分解された２５５個のデータを、同時に処理
しな（ブればならない。ｎ−１６のとぎには、６５５３
５個に分解されたデータを同時に扱わねばならない。ま
た、ｎ−２４ならば、１６７７２１５にも達する。この
ような点から、この種のアルゴリズムは、ソフトウェア
で構成するか、ハードウェアで構成でるか、いずれの場
合にも幅の広いデータに対して（よ、Ｃヨとんど実用性
のないアルコリズムであるという問題があった。

本発明は、上述の点に鑑み、従来技術の問題点を有効に
解決し、順位付けおよびソーティングを行うモジュール
が極めてコンパクトに構成され、しかも入力データのビ
ット幅に合せて拡張し得るディジタルデータのソーティ
ング方法およびその回路構成を提供することを特徴とす
る。

（問題点を解決するための手段） このような目的を達成するために、本発明の第１形態は
、並列に入力される複数のディジタルデータの集合の中
から大きさに関する任意の順位のデータを取出すべく、
それぞれの前記ディジタルデータを最も位の大きなビッ
トから最も位の小さなビットまでビット毎に分解した後
、前記ディジタルデータの位の等しいビットのデータが
集合する中から所望のデータのビットデータとなり得る
１またはＯの値を判定して出力し、所望のデータのビッ
トテータとして不適当と判断されたデータについては、
これを以後の判定処理から排除り−る操作を最上位ビッ
トから最下位ビットに向って逐次行うことにより、前記
ディジタルデータの集合の中の大きさに関する任意の順
位のデータを出力することを特徴とする。

また、本発明の第２形態は、並列に入力される複数のデ
ィジクルデータとこのディジクルデータを演算に使用す
るか否かを１ｌＩ１１ｒｎするための前記ディジタルデ
ータと同数のコントロールデータとが入力されるデータ
マスキング回路と、このデータマスキンク回路の複数の
並列出力に現われるＨＴｆＲレベル‘１’の数を計数す
るカウンタ回路または加算回路と、このカウンタ回路ま
たは加算回路の出力と順位選択信号とが入力されその差
を演算りる減算器と、この減算器の出力が入力されその
絶対値を算出する絶対値回路と、この絶対値回路の出力
と前記順位選択信号とが入力され前記減算器の出力の最
上位ビットて制御され次のピッ１への演算に使用される
次段順位選択伝号を発生する次段順位選択信号発生回路
と、前記ディジクルデータおよび」ントロールデークが
入力され前記減算器の出力の最上位ビットて制御ｊｐさ
れ次のビットで使用される次段マスキンクデータを発生
する次段マスキンクデータ発生回路と、前記減算器の出
力の最上位ビットを用いて出力を決定する出力回路とか
らなることを特徴とする。

（実施例） 次に、添附図面を参照して、本発明の実施例を詳細に説
明する。

第１図は本発明によるディジタルデータのソーティング
方法を説明するための参考図を示す。手順（１）として
、並列に入力されたｍｏｇのｎビットディジタルデータ
を、それぞれ１ビット信号をｒＴ　［１に分解（ビット
スライス）する。

手順（２）としで、ビットスライスにより、それぞれｎ
個の２値テータの系列となったｒｎｏ個の入力データに
おいて、最上位（または最下位）側から数えて等しい順
位のビット（桁）の２値データを集めて、要素数ｎｏ　
の集合とする。

手順３）として、手順（２）までで作られた０組の２値
データの集合に対して、最上位ビットの２値テータの集
合から、最−ト位ビットの２１直データの集合に至るま
で、逐次、次に示づ基本演算を実施する。

ここに、記号ｒは、最上位ビットの場合に１、最下位ビ
ットの場合にｎとなる整数インデックスであって、現在
処理をすべきビット（桁）の番号を示すものとする。記
号ｄｒｍは、ｒビット目の２値データの集合の要素で、
ここてｍは１≦ｍ≦ｍ。

なる整数である。記号Ｍｎｎは、ｒ゛ビツト目ｄｎｎに
対応するコンｌ−［１−ルデータ（以下マスキングデー
タという）入力である。また、記号θｒはｒビット目の
順位選択信号で、記号Ｒｒはｒビット目のデータ出力て
゛ある。

処理（１）として、ｒピット（桁）目の入力ｄｒＩｌを
Ｍｒｌｌｌでマスキングする。ずなわち、論理積ｄ　ｒ
ｌｌｌ　−Ｍｒｌｌｌを実施し、このマスキング結果ｄ
　ｎｎ　−Ｍｒｍのうち論理‘１’となっているものの
数を数え、これをＣｒとする。

処理（２）として、ＣｒからＯｒを減算して、その結果
をＣｒとする。

処理（３）どしで、ζｒ≧Ｏ（ＣｒのＭＳＢが０）のと
き、θ１・＋１へはＯｒを出力し、Ｍ（、ｒＴ１）ｍへ
はｄ　ｒｍ　・Ｍ　ｒｌｎを出力し、Ｒｒへは１（ζ１
゛のＭＳＢの反転）を出力する。また、Ｃｒ　＜０　（
ＣｒのＭＳＢが１）のとき、θｌ′＋１へはｌＣｒ１−
θｒ−Ｏｒを出力し、Ｍ（ｒＴ１）ｍへはＭ　ｒｍ　−
ｄ　ｒｍを出力し、Ｒｒへは０（ＣｒのＭＳＢの反転）
を出力する。

上述の説明にＪ３いて、！　１は絶対値、　は論理反転
て、Ｍｌｌｌｌと０１　　には予め初期値を与えるもの
とする。このようにして得られた２値テ一タ列（Ｒ１，
Ｒ２，・・・・・・、Ｒｎ）は、ＩＴｌｏ個の入力の中
の０１　番目の最大値となっている。

以上の手順によりθ番目の最大値が得られることを次に
説明する。

第１図に示づようにｍｏ＝９．ｎ＝８として、並列に入
力するテ゛イジタルテ゛−夕を、例えば′２５５，１９
１，１７５，１７１，１７０，１６８．１６０．１２８
．Ｏとし、この中から４椙目の最大値１７１を選択し出
力する場合に、１ピツ１〜目（ＭＳＢ＞にＪ３ける初期
値は凸−４であって、１ビツト目で゛はマスキングしな
いものとして、Ｍ１ｍ＝　１とする。

Ｍ（ｒ”１）Ｉｌｌが正とある場合には、Ｍ（ｒ＋１）
ｍとしてＭｒｌｌｌ−ｄｒＩＩｌを出力し、反とある場
合にはＭ（巨１）１ｎにＭｒｌｌｌｄｒｌｌｌを出力す
ることを意味Ｊる。結果Ｒｒを上位ビットから順に並べ
た（１７１）の２値信号系列１０１０１０１１は、期待
された４番目の最大値である。第１図では理解を容易と
するために、入力データを最大値から順に配置したが、
結果Ｒｒはこの配置に依存しない。同様に、任意のｍｏ
、ｎ、θ１　と任意の入力データとに対して、０１　番
目の最大値が得られることを示すものである。

また、それぞれのビット（桁）で行われる処理は、上述
の基本演算をモジュール化することによリ、ソフトつ１
アまたはハードウェアとしても、入力データのビット幅
（語長）方向に拡張性のあるソータを容易に構成Ｊるこ
とができる。

次に、第２図は本発明のソーテインク法を実現゛りるた
めの基本演算回路の概略構成図を示寸。図において基本
演算回路１００は、主としてデータマスキング回路３と
、ノ」ウンタ回路または加算回路４と、減９器６と、絶
対値回路７と、次段順位選択信号発生回路８ど、次段マ
スキングデータ発生回路９および出力回路１４とから構
成される。

このうち、データマスキング回路３は、複数の２値デー
タ入力端子１と、これと同数のマスキングデータ入力端
子２とにより、マスキングデータ入力に応じて２値アー
タ入力を制御（マスキング）する。カウンタ回路または
加算回路４は、データマスキンク回路３の出力端に現れ
る論理値‘１’の数を計数する。減静器６は、加算回路
４の出力から、順位選択信号入力端子５を経て入力され
る順位選択信号を減筒する。絶対値回路７は、減算器６
の出力の絶対値を演Ｗする。次段順位選択信号光生回路
８は、絶対値回路７の出力の最上位ビットで制御され、
次段順位選択信号出力端子１０に次段順位選択信号を出
力する。次段マスキングデータ発生回路９は、２値テ′
−少入力と、マスキングデータ入力とを入力として、減
―器６の出力の最上位ビットで制御され、次段マスキン
グデ−タ出力端了１２に次段マスキングデータを出力す
る。出力回路１４は、減算器６の最上位ビットに応じて
出力端子１１への出力を決定する。

次に、本発明の基本演算回路１００の動作を説明する。

入力端子１には、ｍ０個のｎビットディジタルデータの
位の等しいビット（桁）の２値データをｒＴｌ、並列に
入力でる。Ｊなわち、第１図における任意のｒにて示さ
れた列に２載された９個（ｍｏ”９）の２値データｄｒ
ｎ＋が入力される。入力端子２には、１つ位の高いビッ
トのマスキングデータ出力がＭｒｍとして入力きれる。

デ−タマスキンク回路３では、ｄｒｎ＋・Ｍｒｎ＋を発
生し、カウンタ回路４ではすべてのｄｒｆｆｌ−ＭｒＩ
Ｉｌの中で、論理値１を示すものの数Ｃｒを求める。減
算器６では、順位選択信号入力端子５に加えられる１つ
−Ｆ位の桁で発生した順位選択信号Ｏｒを、Ｃｒより減
算し、これをζｒとする。絶対値回路７は１ζｒ１を発
生し、次段順位選択信号発生回路８はζｒの最上位ビッ
ト（サインフラグ）の値に応じて、Ｏｒまたは１ζｒ　
１を、次段順位選択信号出力端子１０に出力する。また
、次段マスキングデータ発生回路９は、ζｒのサインフ
ラグ１３に応じて、Ｍｒｍ・ｄｒｍまたはＭｒｍ−ｄｒ
口ｌを、次段マスキングデータ出力端子１２に出力する
回路である。出力回路１４は、ζ１゛のザインラグト１
３に応じて、１または○を出力として出力端子１１に出
力する回路′Ｃある。このような基本演算回路１００に
より、基本演算が実施される。

次に、第３図は第２図の具体的回路構成図を示す。図に
おいてｒｒｂ−９の場合の第２図の基本演算回路１００
を具体的に構成した実施例である。

第４図は第２図に示す本発明の基本演算回路のシンボル
図である。

次に、第５図は本発明の一実施例である論理フィルタの
概略回路構成図を示づ。図において論理フィルタ（順位
付（プ信号出力回路）　１ｏｏｏは、ｆｆｌＯ個のｎビ
ットデータ入力端子１　（１−１，１−２，・・・。

１−１１１ｏ）と、それぞれの入力テ゛−夕の位の等し
いビットのデータをそれぞれｒｎｏ個集めて入力Ｊるｎ
個の基礎演算回路１００　（１００−１，１００−２，
・。

１００−ｎ）と、最上位のビットに対する基本演算回路
１００−１のマスキングデータ入力端子２と、同じく基
本演算回路１００−１の順位選択信号端子５と、最下位
のビットに対す゛る基本演算回路１００−ｎから次段ン
スキングデータと次段順位選択信号とを出力する次段マ
スキングデータ出力端子１２と次段順位選択信号出力端
子１０およびぞれぞれの基本演算回路１００から出力さ
れるｎビットの出力端子１１とからなる。

また、ｒを２以上ｎ以下の整数として、任意のｒビット
目に対応する基本演算回路１００のマスキングデータ入
力と順位選択信号入力とには、ｒ−１ピッ１−目に対応
する基本演算回路１００からの次段マスキングデータ出
力と次段順位選択信号量力とを接続する。

このようにして、順位選択信号入力端子５から入力され
た順位に対応するデータを選択して出力する論理フィル
タ１０００が構成される。この論理フィルタ１０００は
非線形ディジタルフィルタの一種で、さらにこの構成を
複数直列に配置することにより、カーネル可変の最大値
フィルタ、最小値フィルタ、中央値（メアイアン）フィ
ルタ、ランクオーダフィルタ、エリヤフィルタ等の信号
の膨張、収縮に基づく各種の論理フィルタリングが実施
可能である。基本演算回路１００を増加することにより
、いくらでも長い入力データ語長にも対応できる。

また、第６図はこの論理フィルタのシンボル図を示す。

次に、第７図は本発明の他の実施例の回路構成図を示す
。図にＪ３いて並列ソータ２０００は、第５図ニ示ス論
理フィルタ１０００（１０００−１，１０００−２，・
１００１００Ｏ−がｎｏ　絹並列に使用され、各組に同
一の入力データが並列に入力され、各組の順位選択信号
に１からｒＴｌｏ　まての整数値が与えられて、入力デ
−タ語長が拡張される。なお、この並列ソータ２０００
の動作はこれまでに説明されたことから、容易に類推可
能である。

以上の説明には、ソートツべぎディジタルデータが、ス
トレートバイナリコーディングされている場合につき述
べるも、これに限るものではなく、他のコーディングに
よるデータでも本発明の手順の始めと終りにストレート
バイナリ び逆変換回路を付加すればよく、本発明の一般性を損う
ものではない。

（発明の効果） 以上に説明するように、本発明によれば、並列に入力す
る複数のディジタルデータから大きさに間する任意の順
位データを取出リベく、夫々の入力データの最も位の大
きいビットから最も位の小さなピッ１−までビット毎に
分解した後それぞれの入力データの位の等しいビットの
データの集合の中から所望のデータのそのビットのデー
タとなり得る値を判定して出力し、かつ所望のデータの
そのビットのデータとして不適当と判定されたデー夕を
以後の判定処理から排除する操作を最上位のビットから
最下位のビットに向って逐次行い、入力データの集合の
中の大きさに関する任意の順位のデータを出力すること
により、従来技術の問題点が有効に解決され、入力デー
タのビット幅（詔長）の拡張性を有する順位付【ブ出力
（ソーティング）が可能である。

また、このソーティング方法に基づき構成されたハード
ウェアは、その拡張性、実現性、高速性に優れると共に
、従来困難であったビット幅の広い高精度信号に対する
論理フィルタまたはソーティングモジュールが簡単で、
小形化され、低消費電力で実現可能である。特に、高速
ソーティングを必要とする分野は、画像・音声信号処理
の他に、通信、計算器用データベース処理等と極めて広
範囲であるから、これらの技術分野への工業的貢献度が
大きい等の効果を奏する。

【図面の簡単な説明】

第１図は本発明のソーティング方法を説明するだめの参
考図、第２図は本発明のソーティング方法を実現するた
めの基本演算回路の概略構成図、第３図は第２図に対応
する具体的実施例、第４図は基本演算回路のシンボル図
、第５図は本発明の一実施例である論理フィルタの回路
構成図、第６図は第５図の論理フィルタのシンボル図、
第７図は本発明の他の実施例である並列ソータの回路構
成図、第８図は従来技術によるソータの回路図、第９図
は同じく他のソータの回路図である。 １：データ入力端子、２：マス１ングデータ入力端子、
３：データマスキング回路、４：カウンタ回路または加
算回路、５：順位選択信号入力回路、６：減算器、７：
絶対値回路、８：次段順位選択イ５号発生回路、９：次
段マスキングデータ発生回路、１４：出力回路、１　ｏ
ｏ：基本演算回路、１ｏｏｏ　：論理フィルタ、２００
０：並列ソータ。

Claims (1)

1. 【特許請求の範囲】 １）並列に入力される複数のディジタルデータの集合の
   中から大きさに関する任意の順位のデータを取出すべく
   、それぞれの前記ディジタルデータを最も位の大きなビ
   ットから最も位の小さなビットまでビット毎に分解した
   後、前記ディジタルデータの位の等しいビットのデータ
   が集合する中から所望のデータのビットデータとなり得
   る１または０の値を判定して出力し、所望のデータのビ
   ットデータとして不適当と判断されたデータについては
   、これを以後の判定処理から排除する操作を最上位ビッ
   トから最下位ビットに向って逐次行うことにより、前記
   ディジタルデータの集合の中の大きさに関する任意の順
   位のデータを出力することを特徴とするディジタルデー
   タのソーティング方法。 ２）並列に入力される複数のディジタルデータとこのデ
   ィジタルデータを演算に使用するか否かを制御するため
   の前記ディジタルデータと同数のコントロールデータと
   が入力されるデータマスキング回路と、このデータマス
   キング回路の複数の並列出力に現われる論理レベル‘１
   ’の数を計数するカウンタ回路または加算回路と、この
   カウンタ回路または加算回路の出力と順位選択信号とが
   入力されその差を演算する減算器と、この減算器の出力
   が入力されその絶対値を算出する絶対値回路と、この絶
   対値回路の出力と前記順位選択信号とが入力され前記減
   算器の出力の最上位ビットで制御され次のビットの演算
   に使用される次段順位選択信号を発生する次段順位選択
   信号発生回路と、前記ディジタルデータおよびコントロ
   ールデータが入力され前記減算器の出力の最上位ビット
   で制御され次のビットで使用される次段マスキングデー
   タを発生する次段マスキングデータ発生回路と、前記減
   算器の出力の最上位ビットを用いて出力を決定する出力
   回路とからなることを特徴とするディジタルデータのソ
   ーティング回路構成。