JP2533909B2

JP2533909B2 - ディジタルデ―タのソ―ティング方法およびその回路構成

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Publication number: JP2533909B2
Application number: JP63069255A
Authority: JP
Inventors: 和正小林; 秀樹国分; 和幸明智
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPH01243112A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、並列に入力される複数のディジタルデータ
の集合の中から、データの大きさに関する任意の順位の
データを選択して出力するためのディジタルデータのソ
ーティング方法およびその方法を実現するための基本演
算回路を備えたソーティング回路構成に関し、特にビッ
トスライス可能な構成とすることにより、従来方法では
実現不可能であった入力データのビット幅（語長）の拡
張性を有するディジタルデータのソーティング方法およ
びその回路構成に関する。

（発明の概要）本発明は、並列に入力される複数のディジタルデータ
の集合の中から、信号レベルの大きさに関して、任意の
順位のデータを出力する方法とその回路構成に関するも
のである。すなわち、複数のディジタル入力データをそ
れぞれビットスライスし、それぞれディジタル入力デー
タの位の等しい２進数の桁に相当するビットのデータの
集合の中から、所望のデータのビットデータとなり得る
１または０の値を判定して出力し、所望のデータのビッ
トデータとなり得ない入力データについては、これを排
除する操作を最も位の大きなビット（MSBまたはサイン
フラグという）から、最も位の小さなビット（LSBとい
う）に向って逐次行うことにより、ソータに不可欠な順
次付け（または大小比較）の操作を、２進数の加減算と
絶対値操作ならびに２値論理演算のみを用いて、ビット
ごとに行うことを可能とする。これにより、従来のソー
ト方法では困難であつたディジタル入力データのビット
幅、すなわち２進データの桁数の拡張を容易に行えるよ
うにしたものである。

（従来の技術）従来、並列に入力されるm₀個（m₀は正の整数）のディ
ジタルデータの集合の中から、データの大きさに関し
て、任意の順位のデータを選択し出力する回路を実現す
る方法としては、例えば第８図に示すように従来の並列
ソータ２と、セレクタ３とで構成する方法が考慮されて
いた。このような構成により、データ入力端子１−1,1
−2,…,1−m₀から入力されるm₀個の並列ディジタルデー
タは、並列ソータ２でデータの大きさの大きい順（また
は小さい順）に並べ換えられて出力され、その出力の中
から選択信号入力端子４より入力された順位選択信号に
応じて、任意の順位の信号がセレクタ３にて選択され、
データ出力端子５から出力される。並列ソータ２として
は、従来から知られている奇偶置換ソータ、バイトニッ
クソータまたは並列マージソータ等の使用が考慮され
る。

通常、ソータとは、入力されたm₀個のデータを大きさ
の順に並べ換えて最大値から最小値までを時系列に、ま
たは並列に出力するものをいうも、ここでは信号レベル
の大きさに関して、任意の順位の信号を選択して出力す
ることがソータの基本的操作を内包することから、この
ような操作を行う方法またはハードウェアを広い意味の
ソータと定義する。

また、他の従来方法としては、例えば第９図に示すよ
うにm₀個のディジタルデータ入力端子１−１ないし１−
m₀と、m₀個のデコード回路２−１ないし２−m₀と、2ⁿ−
１個のカウンタ回路または加算回路３−１ないし（３−
（2ⁿ−１）と、同じくしきい値処理回路４−１ないし４
−（2ⁿ−１）および加算回路５とから構成される方法が
考慮されていた。なお、６はしきい値入力端子、７はデ
ータ出力端子である。

このような構成により、m₀個の並列に入力するディジ
タルデータは、各データともそのビット幅をｎビットと
し、それぞれ１から2ⁿ−１までのしきい値による２値化
により、しきい値の異なる2ⁿ−１個の２値化データに変
換される。このディジタルデータから発生したそれぞれ
の２値化データの中で、同じしきい値によって得られた
m₀個の２値化データの集合を作り、この重合の中に含ま
れている論理レベル‘1'のデータ数を計数し、この結果
に第２のしきい値処理を施して、中間結果としての２値
化データを求め、この操作を2n−１個の２値化データの
集合のすべてについて行い、得られた２−１個の中間結
果をすべて加算して最終の結果を得る。この際、第２の
しきい値処理に用いられたしきい値は、第８図の順位選
択信号に相当する。

次に、このような従来技術に関する文献を記載する。

ソータのアルゴリズムとハードウエア全般に関して、
例えば田中譲；“データベース処理や文書処理を高速化
するサーチ／ソートハードウエアの動向",日経エレクト
ロニクス,1983年8/1号がある。並列奇偶置換ソータに関
して、例えばBaudet,G.＆ Stevenson,D.;“Optimal Sor
ting Algorithms for Parallel Computers",IEEE Tran
s.on Computers,vol.C−27,no−1,Jan.1978がある。ま
た、バイトニックソータに関して、例えばBatcher,K.
E.,“Sorting Networks and Their Applications,"Pro
c,SJCC.pp307−314,Apr,1968がある。なお、並列マージ
ソートを使用しているものとしては、同一発明者等によ
り別途特許出願申請中である。

さらに、直接ソーティングネットワークを用いずに、
第９図に類似の手法で行うものとしては、多数の論文が
ある。主なものとして、例えばK.Preston,Jr.;“≡−Fi
lters"IEEE Trans.on ASSP vol.ASSP−31,No.4,Aug.198
3またはPeter D.Wendt,etal,Stack Filters,“IEEE Tra
ns.on Assp vol.ASSP−34 No.4 Aug.1986およびPetros
Maragos,eteal,“Morphological Filters,“IEEE Tran
s,on ASSP vol.ASSP−35,No.8,Aug.1987等がある。

（発明が解決しょうとする問題点）ところが、第８図に示す構成では、並列ソータ２が採
用されるが、この並列ソータ２は、図示されていない比
較器とセレクタとの２個の単位構成要素とし、さらにこ
れを多数結合する。このとき、比較器が扱い得るデータ
は固定長ビットのデータであるために、比較器を用いる
アルゴリズムに関しては、いずれも入力データのビット
幅（語長）に拡散性を持たせることが極めて困難であっ
た。すなわち、既にソフトウエアまたはハードウエアに
より構成されている複数個のソーティングモジュールを
使用して、よりビット幅の広い（語長の長い）高精度デ
ータをソートすることができないという問題があった。

また、PrestonおよびWendt,Maragos等の用いるソーテ
ィングの方法は、いずれも基本的には第９図に示した手
順に従ったものであるが、扱う入力データのビット幅
（語長）が少ないときには実施可能であるも、入力デー
タのビット幅（語長）が増加するに従って、急激に実施
困難となる。その理由は、第９図のｎライン−2ⁿ−１ラ
インデコード回路２と、カウンタ回路または加算回路３
と、しきい値処理回路４と、加算回路５との回路の構成
規模が、入力データのビット幅ｎの増加に伴い、急速に
増加するからである。例えば、ｎ＝８のときには、並列
処理のための回路数が255に達し、この分解された255個
のデータを、同時に処理しなければならない。ｎ＝16の
ときには、65535個に分解されたデータを同時に扱わね
ばならない。また、ｎ＝24ならば、1677215にも達す
る。このような点から、この種のアルゴリズムは、ソフ
トウエアで構成するか、ハードウエアで構成するか、い
ずれの場合にも幅の広いデータに対しては、ほとんど実
用性のないアルコリズムであるという問題があった。

本発明は、上述の点に鑑み、従来技術の問題点を有効
に解決し、順位付けおよびソーティングを行うモジュー
ルが極めてコンパクトに構成され、しかも入力データの
ビット幅に合せて拡張し得るディジタルデータのソーテ
ィング方法およびその回路構成を提供することを特徴と
する。

（問題点を解決するための手段）このような目的を達成するために、本発明の第１形態
は、並列に入力される複数のディジタルデータの集合の
中から大きさに関する任意の順位のデータを取出すべ
く、それぞれの前記ディジタルデータを最も位の大きな
ビットから最も位の小さなビットまでビット毎に分解し
た後、前記ディジタルデータの位の等しいビットのデー
タが集合する中から所望のデータのビットデータとなり
得る１または０の値を判定して出力し、所望のデータの
ビットデータとして不適当と判断されたデータについて
は、これを以後の判定処理から排除する操作を最上位ビ
ットから最下位ビットに向って逐次行うことにより、前
記ディジタルデータの集合の中の大きさに関する任意の
順位のデータを出力することを特徴とする。

また、本発明の第２形態は、並列に入力される複数の
ディジタルデータとこのディジタルデータを演算に使用
するか否かを制御するための前記ディジタルデータと同
数のコントロールデータとが入力されるデータマスキン
グ回路と、このデータマスキング回路の複数の並列出力
に現われる論理レベル‘1'の数を計数するカウンタ回路
または加算回路と、このカウンタ回路または加算回路の
出力と順位選択信号とが入力されその差を演算する減算
器と、この減算器の出力が入力されその絶対値を算出す
る絶対値回路と、この絶対値回路の出力と前記順位選択
信号とが入力され前記減算器の出力の最上位ビットで制
御され次のビットの演算に使用される次段順位選択信号
を発生する次段順位選択信号発生回路と、前記ディジタ
ルデータおよびコントロールデータが入力され前記減算
器の出力の最上位ビットで制御され次のビットで使用さ
れる次段マスキングデータを発生する次段マスキングデ
ータ発生回路と、前記減算器の出力の最上位ビットを用
いて出力を決定する出力回路とからなることを特徴とす
る。

（実施例）次に、添附図面を参照して、本発明の実施例を詳細に
説明する。

第１図は本発明によるディジタルデータのソーティン
グ方法を説明するための参考図を示す。手順（１）とし
て、並列に入力されたm₀個のｎビットディジタルデータ
を、それぞれ１ビット信号をｎ個に分解（ビットスライ
ス）する。

手順（２）として、ビットスライスにより、それぞれ
ｎ個の２値データの系列となったm₀個の入力データにお
いて、最上位（または最下位）側から数えて等しい順位
のビット（桁）の２値データを集めて、要素数m₀の集合
とする。

手順３）として、手順（２）までで作られたｎ組の２
値データの集合に対して、最上位ビットの２値データの
集合から、最下位ビットの２値データの集合に至るま
で、逐次、次に示す基本演算を実施する。

ここに、記号ｒは、最上位ビットの場合に１、最下位
ビットの場合にｎとなる整数インデックスであって、現
在処理をすべきビット（桁）の番号を示すものとする。
記号ｄrmは、ｒビット目の２値データの集合の要素で、
ここでｍは１≦ｍ≦m₀なる整数である。記号Mrmは、ｒ
ビット目のｄrmに対応するコントロールデータ（以下マ
スキングデータという）入力である。また、記号θｒは
ｒビット目の順位選択信号で、記号Rrはｒビット目のデ
ータ出力である。

処理（１）として、ｒビット（桁）目の入力ｄrmをMr
mでマスキングする。すなわち、論理積ｄrm・Mrmを実施
し、このマスキング結果ｄrm・Mrmのうち論理‘1'とな
っているものの数を数え、これをCrとする。

処理（２）として、Crからθｒを減算して、その結果
をζｒとする。

処理（３）として、ζｒ≦０（ζｒのMSBが０）のと
き、θｒ＋１へはθｒを出力し、Ｍ（ｒ＋１）ｍへはｄ
rm・Mrmを出力し、Rrへは１（ζｒのMSBの反転）を出力
する。また、ζｒ＜０（ζｒのMSBが１）のとき、θｒ
＋１へは｜ζr|＝θｒ−Crを出力し、Ｍ（ｒ＋１）ｍへ
はMrm・▲▼を出力し、Rrへは０（ζｒのMSBの反
転）を出力する。

上述の説明において、｜｜は絶対値￣は論理反転
で、M1mとθ_１には予め初期値を与えるものとする。こ
のようにして得られた２値データ列（R1,R2,……,Rn）
は、m₀個の入力の中のθ_１番目の最大値となっている。

以上の手順によりθ番目の最大値が得られることを次
に説明する。

第１図に示すようにm₀＝9,n＝８として、並列に入力
するディジタルデータを、例えば255,191,175,171,170,
168,160,128,0とし、この中から４番目の最大値171を選
択し出力する場合に、１ビット目（MSB）における初期
値はθ_１＝４であって、１ビット目ではマスキングしな
いものとして、M1m＝１とする。

Ｍ（ｒ＋１）ｍが正とある場合には、Ｍ（ｒ＋１）ｍ
としてMrm・ｄrmを出力し、反とある場合には、Ｍ（−
ｒ＋１）ｍにMrm・▲▼を出力することを意味す
る。結果Rrを上位ビットから順に並べた（171）の２値
信号系列10101011は、期待された４番目の最大値であ
る。第１図では理解を容易とするために、入力データを
最大値から順に配置したが、結果Rrはこの配置に依存し
ない。同様に、任意のm₀,n,θ_１と任意の入力データと
に対して、θ_１番目の最大値が得られることを示すもの
である。

また、それぞれのビット（桁）で行われる処理は、上
述の基本演算をモジュール化することにより、ソフトウ
エアまたはハードウエアとしても、入力データのビット
幅（語長）方向に拡張性のあるソータを容易に構成する
ことができる。

次に、第２図は本発明のソーティング法を実現するた
めの基本演算回路の概略構成図を示す。図において基本
演算回路100は、主としてデータマスキング回路３と、
カウンタ回路または加算回路４と、減算器６と、絶対値
回路７と、次段順位選択信号発生回路８と、次段マスキ
ングデータ発生回路９および出力回路14とから構成され
る。このうち、データマスキング回路３は、複数の２値
データ入力端子１と、これと同数のマスキングデータ入
力端子２とにより、マスキングデータ入力に応じて２値
データ入力を制御（マスキング）する。カウンタ回路ま
たは加算回路４は、データマスキング回路３の出力端に
現れる論理値‘1'の数を計数する。減算器６は、加算回
路４の出力から、順位選択信号入力端子５を経て入力さ
れる順位選択信号を減算する。絶対値回路７は、減算器
６の出力の絶対値を演算する。次段順位選択信号発生回
路８は、絶対値回路７の出力の最上位ビットで制御さ
れ、次段順位選択信号出力端子10に次段順位選択信号を
出力する。次段マスキングデータの発生回路９は、２値
データ入力と、マスキングデータ入力とを入力として、
減算器６の出力の最上位ビツトで制御され、次段マスキ
ングデータ出力端子12に次段マスキングデータを出力す
る。出力回路14は、減算器６の最上位ビツトに応じて出
力端子11への出力を決定する。

次に、本発明の基本演算回路100の動作を説明する。
入力端子１には、m₀個のｎビットディジタルデータの位
の等しいビット（桁）の２値データをm₀並列に入力す
る。すなわち、第１図における任意のｒにて示された列
に記載された９個（m₀＝９）の２値データｄrmが入力さ
れる。入力端子２には、１つ位の高いビットのマスキン
グデータ出力がMrmとして入力される。データマスキン
グ回路３では、ｄrm・Mrmを発生し、カウンタ回路４で
はすべてのｄrm・Mrmの中で、論理値１を示すものの数C
rを求める。減算器６では、順位選択信号入力端子５に
加えられる１つ上位の桁で発生した順位選択信号θｒ
を、Crより減算し、これをζｒとする。絶対値回路７は
｜ζr|を発生し、次段順位選択信号発生回路８はζｒの
最上位ビット（サインフラグ）の値に応じて、θｒまた
は｜ζr|を、次段順位選択信号出力端子10に出力する。
また、次段マスキングデータ発生回路９は、ζｒのサイ
ンフラグ13に応じて、Mrm・ｄrmまたはMrm・▲▼
を、次段マスキングデータ出力端子12に出力する回路で
ある。出力回路14は、ζｒのサインフラグ13に応じて、
１または０を出力として出力端子11に出力する回路であ
る。このような基本演算回路100により、基本演算が実
施される。

次に、第３図は第２図の具体的回路構成図を示す。図
においてm₀＝９の場合の第２図の基本演算回路100を具
体的に構成した実施例である。

第４図は第２図に示す本発明の基本演算回路のシンボ
ル図である。

次に、第５図は本発明の一実施例である論理フィルタ
の概略回路構成図を示す。図において論理フィルタ（順
位付け信号出力回路）1000は、m₀個のｎビットデータ入
力端子１（１−1,1−2,…,1−m₀）と、それぞれの入力
データの位の等しいビットのデータをそれぞれm₀個集め
て入力するｎ個の基礎演算回路100（100−1,100−2,…,
100−ｎ）と、最上位のビットに対する基本演算回路100
−１のマスキングデータ入力端子２と、同じく基本演算
回路100−１の順位選択信号端子５と、最下位のビット
に対する基本演算回路100−ｎから次段マスキングデー
タと次段順位選択信号とを出力する次段マスキングデー
タ出力端子12と次段順位選択信号出力端子10およびそれ
ぞれの基本演算回路100から出力されるｎビットの出力
端子11とからなる。

また、ｒを２以上ｎ以下の整数として、任意のｒビッ
ト目に対応する基本演算回路100のマスキングデータ入
力と順位選択信号入力とには、ｒ−１ビット目に対応す
る基本演算回路100からの次段マスキングデータ出力と
次段順位選択信号出力とを接続する。

このようにして、順位選択信号入力端子５から入力さ
れた順位に対応するデータを選択して出力する論理フィ
ルタ1000が構成される。この論理フィルタ1000は非線形
ディジタルフィルタの一種で、さらにこの構成を複数直
列に配置することにより、カーネル可変の最大値フィル
タ、最小値フィルタ、中央値（メディアン）フィルタ、
ランクオーダフィルタ、エリヤフィルタ等の信号の膨
脹、縮小に基づく各種の論理フィルタリングが実施可能
である。基本演算回路100を増加することにより、いく
らでも長い入力データ語長にも対応できる。

また、第６図はこの論理フィルタのシンボル図を示
す。

次に、第７図は本発明の他の実施例の回路構成図を示
す。図において並列ソータ2000は、第５図に示す論理フ
ィルタ1000（1000−1,1000−2,…1000−m₀）がm₀組並列
に使用され、各組に同一の入力データが並列に入力さ
れ、各組の順位選択信号に１からm₀までの整数値が与え
られて、入力データ語長が拡張される。なお、この並列
ソータ2000の動作はこれまでに説明されたことから、容
易に類推可能である。

以上の説明には、ソートすべきディジタルデータが、
ストレートバイナリコーディングされている場合につき
述べるも、これに限るものではなく、他のコーディング
によるデータでも本発明の手順の始めと終りにストレー
トバイナリへの変換および逆変換回路を付加すればよ
く、本発明の一般性を損うものではない。

（発明の効果）以上に説明するように、本発明によれば、並列に入力
する複数のディジタルデータから大きさに関する任意の
順位データを取出すべく、夫々の入力データの最も位の
大きいビットから最も位の小さなビットまでビット毎に
分解した後それぞれの入力データの位の等しいビットの
データの集合の中から所望のデータのそのビットのデー
タとなり得る値を判定して出力し、かつ所望のデータの
そのビットのデータとして不適当と判定されたデータを
以後の判定処理から排除する操作を最上位のビットから
最下位のビットに向って逐次行い、入力データの集合の
中の大きさに関する任意の順位のデータを出力すること
により、従来技術の問題点が有効に解決され、入力デー
タのビット幅（語長）の拡張性を有する順位付け出力
（ソーティング）が可能である。

また、このソーティング方法に基づき構成されたハー
ドウェアは、その拡張性、実現性、高速性に優れると共
に、従来困難であったビット幅の広い高精度信号に対す
る論理フィルタまたはソーティングモジュールが簡単
で、小形化され、低消費電力で実現可能である。特に、
高速ソーティングを必要とする分野は、画像・音声信号
処理の他に、通信、計算器用データベース処理等と極め
て広範囲であるから、これらの技術分野への工業的貢献
度が大きい等の効果を奏する。

【図面の簡単な説明】

第１図は本発明のソーティング方法を説明するための参
考図、第２図は本発明のソーティング方法を実現するた
めの基本演算回路の概略構成図、第３図は第２図に対応
する具体的実施例、第４図は基本演算回路のシンボル
図、第５図は本発明の一実施例である論理フィルタの回
路構成図、第６図は第５図の論理フィルタのシンボル
図、第７図は本発明の他の実施例である並列ソータの回
路構成図、第８図は従来技術によるソータの回路図、第
９図は同じく他のソータの回路図である。 1:データ入力端子、2:マスキングデータ入力端子、3:デ
ータマスキング回路、4:カウンタ回路または加算回路、
5:順位選択信号入力回路、6:減算器、7:絶対値回路、8:
次段順位選択信号発生回路、9:次段マスキングデータ発
生回路、14:出力回路、100:基本演算回路、1000:論理フ
ィルタ、2000:並列ソータ。

Claims

(57)【特許請求の範囲】

【請求項１】並列に入力される複数のディジタルデータ
の集合の中から大きさに関する任意の順位のデータを取
出すべく、それぞれの前記ディジタルデータを最も位の
大きなビットから最も位の小さなビットまでビット毎に
分解した後、前記ディジタルデータの位の等しいビット
のデータが集合する中から所望のデータのビットデータ
となり得る１または０の値を判定して出力し、所望のデ
ータのビットデータとして不適当と判断されたデータに
ついては、これを以後の判定処理から排除する操作を最
上位ビットから最下位ビットに向って逐次行うことによ
り、前記ディジタルデータの集合の中の大きさに関する
任意の順位のデータを出力することを特徴とするディジ
タルデータのソーティング方法。
【請求項２】並列に入力される複数のディジタルデータ
とこのディジタルデータを演算に使用するか否かを制御
するための前記ディジタルデータと同数のコントロール
データとが入力されるデータマスキング回路と、このデ
ータマスキング回路の複数の並列出力に現われる論理レ
ベル‘1'の数を計数するカウンタ回路または加算回路
と、このカウンタ回路または加算回路の出力と順位選択
信号とが入力されその差を演算する減算器と、この減算
器の出力が入力されその絶対値を算出する絶対値回路
と、この絶対値回路の出力と前記順位選択信号とが入力
され前記減算器の出力の最上位ビットで制御され次のビ
ットの演算に使用される次段順位選択信号を発生する次
段順位選択信号発生回路と、前記ディジタルデータおよ
びコントロールデータが入力され前記減算器の出力の最
上位ビットで制御され次のビットで使用される次段マス
キングデータを発生する次段マスキングデータ発生回路
と、前記減算器の出力の最上位ビットを用いて出力を決
定する出力回路とからなることを特徴とするディジタル
データのソーティング回路構成。