JPH01240916A - Ｆｅｔバイアス電圧供給回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 目　　　　次 概　　　要　　・　・　・　・　・　・　・　・　・　
・　・　・　　２頁産業上の利用分野　・・・・・・・
・　４頁従来の技術　・・・・・・・・・・・　５頁発
明が解決しようどする課題　・・・　９頁課題を解決す
るための手段　・・・・１０頁作　　　用　　・　・　
・　・　・　・　・　・　・　・　・　・　１１　真実
　　施　　例　　・　・　・　・　・　・　・　・　・
　・　・　１１頁発明の効果　・・・・・・・・・・・
２０頁概要 Ｆ［三丁（フィールド・イフエクト・トランジスタ）へ
バイアス電圧を供給するＦＥＴバイアス電圧供給回路に
関し、 プラス又はマイナスの単一電源のみで動作し、且つサー
ジ電流が生じないようにバイアス電圧を供給することを
目的とし、 ＦＥＴヘバイアス電圧を供給するＦＥＴバイアス電圧供
給回路において、ゲート・ソース間にバイアス電圧を供
給する第１定電圧発生回路と、ドレイン・ソース間にバ
イアス電圧を供給する第２定電圧発生回路と、電源の投
入又は遮断時における第２定電圧発生回路からの電圧立
ち上がり又は立ち下がりを制御する電圧制御回路とを設
け、単一電源を第１定電圧発生回路と第２定電圧発生回
路の両方に供給し、電源投入時は第１定電圧発生回路か
らのバイアス電圧が立ち」−かった後に第２定電圧発生
回路からのバイアス電圧が立ち上がり、電源遮断時は第
２定電圧発生回路からのバイアス電圧が立ち下がった後
に第１定電圧発生回路からのバイアス電圧が立ち下がる
ように構成する。

産業上の利用分野 本発明はＦ［Ｔ　（フィールド・イフエクト・トランジ
スタ）へバイアス電圧を供給するＦＥＴバイアス電圧供
給回路に関する。

ディジタル光通信方式においては、その発光素子として
半導体１ノーザが用いられるようになり、この半導体レ
ーザをシステム中で動作させるには、駆動回路や増幅回
路をはじめとする電子回路が使用されている。一方通信
情報量の増大に伴って光通信方式における信号伝送速度
の高速化をはかる必要があり、半導体レーザの駆動回路
素子には高速応答が可能なｎチャンネルＦＥＴが主流と
なってきている。

第６図はＦＥＴの動作説明図を示しており、ＦＥＴの端
子はゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）から
構成され、ゲート・ソース間電圧ＶＧＳを印加すること
によりドレイン・ソース間電流’ＤＳを出ツノする電圧
制御型電流源として機能している。またＶ　　−１特性
により、Ｖｏｓ−０■Ｏ３Ｏ３ の状態で■　を増大させると大電流（Ｉ、３）が瞬Ｓ 時に流れて（サージ電流、第６図ａ点参照）、ＦＥＴ又
はＦＥＴの後段に接続した半導体レーザ等を破壊する可
能性がある。よって、ＦＥＴへの各端子にバイアス電圧
を印加する場合は、ゲート・ソース間電圧■ＧＳを印加
した後にドレイン・ソース間電圧■ＤＳを印加して、且
つ、各端子の電位はｖ　〈■　〈■Ｄとする必要がある
。バイアス電Ｓ 圧を′ａ断（オフ）するとぎには、印加するときの順番
とは逆に、Ｖ　、■　の順で行う。

ＤＳ　　　ＧＳ このようなバイアス電圧の印加や遮断の操作については
、その入切の順序を間違えなＣプれば手動にて行っても
よいが誤りを生じ易い。そこで、実際は、これらの操作
をバイポーラ・トランジスタで構成された回路により電
気的に行うようにしている。また、ＩＣ等の電源電圧は
マイナス電源であり、ＦＥＴのバイアス電圧もこれに対
応させることが要望されている。

従来の技術 従来、この種のＦＥＴバイアス電圧供給回路としては、
例えば、特開昭５８−５８１７号記載の電源回路を用い
た回路が知られており、第７図と第８図を用いて説、明
する。

第７図は従来のＦＥＴバイアス電圧供給回路の回路図、
第８図は従来例の回路の出力特性図を示している。

ＴＲ９〜ＴＲ１１はトランジスタ、Ｒ１９〜Ｒ２６は抵
抗、Ｄ７〜Ｄ１０はダイオード、Ｄｌｌ、０１２はツェ
ナーダイオード、Ｃ７〜ＣＩＯはコンデンサ、１６はマ
イナス６■の電圧を発生づる定電圧発生回路である。

電源＋（プラス）１２■は、トランジスタＴＲ９を介し
てドレイン・ソース間に印加され、電源−（マイナス）
１２Ｖは、定電圧発生回路１６にて一６■に変換され、
この−６Ｖの電源はダイオ。

−ドＤ９を介してゲー１−・ソース間に印加される。

トランジスタＴＲ９、ＴＲ１１、抵抗Ｒ２３〜２６、ツ
ェナーダイオードＤ１２により定電圧回路１８が構成さ
れており、ドレイン・ソース間電圧ＶＤＳの出力を一定
に保つようにしている。トランシスターＴ’　Ｒ１１の
ベースに＋、１抵抗Ｒ２５，１マ２６の分圧比で定まる
電圧が印加され、この電１ｆとツェナーダイオード０１
２のツェナー７ｈ圧どが比較されて、その差が所定の値
よりも大きい場合には、１−ランシスタＴＲ１１の］レ
クタ雷流が流れて、トランジスタＴＲ９のベース電流が
減少する。このように、トランジスタＴＲ９のコレクタ
・エミッタ間電圧を、出力電圧が−・定になるような方
向にトランジスタＴＲ９のベース電流を増減させて制御
している。

このような構成における動作を第８図を参照して説明す
る。まず、電源＋−１２Ｖを印加づると、トランジスタ
ＴＲ１０のベースには、抵抗１（１９、Ｒ２０及びＲ２
２を介してプラスの電圧が印加されるため、トランジス
タ丁Ｒ１０はオン状［汰となる。そして、トランジスタ
ＴＲ９のベース電位はロー・レベル（ＧＮＤ近辺）とな
るため、トランジスタＴＲ９はオフ状態となる。このよ
うな状態で、−１２Ｖを印加すると、ゲート・ソース間
電圧ＶＧＳの出力は、ダイオードＤＩＯ１定電圧発生回
路１６及びダイオードＤ９（順方向電圧降下的０．７Ｖ
）を介して得られるため、約、−５，３Ｖの電圧となる
。このときの−５，３Ｖの出力電圧は、−１２Ｖが印加
されると同時に急激に立Ｊ５上がる。また、トランジス
タＴＲ１０のベースに抵抗Ｒ２１、Ｒ２２を介してマイ
ナス電圧が印加されて、トランジスタＴＲ１０はオフ状
態となり、トランジスタＴＲ９のベース電位は＋１２Ｖ
近辺まで引上げられることにより、１−ランシスタＴＲ
９はオン状態となる。このように動作することにより、
ドレイン・ソース間電圧■。８の出力は、ゲート・ソー
ス間電圧Ｖ。Ｓの出力に対してトランジスタＴＲ９、Ｔ
　Ｒ１０の浮遊容量、コンデンサ等の容量分及びバイア
ス抵抗等の抵抗弁で定まる時定数ＣＲにより時間遅れτ
を生ずる。

＋１２■電源と一１２Ｖ電源が投入された状態から一１
２Ｖ電源を遮断すると、トランジスタＴＲ１０のベース
はマイナス電位からプラス電位へ変化し、トランジスタ
ＴＲ１０がオンとなり、トランジスタＴＲ９のベース電
位はローレベルとなることにＪ、す、１〜ランジスク丁
１テ９はＡノとく１っで、ドレイン・ソース間電圧Ｖｏ
ｓの出力は急激に立ち下がる。ゲーｉ・・ソース間電圧
■ＧＳは、回路内の容量分と抵抗弁によって定まる時定
数により、Ｖｏｓよりも、ゆるやかに立らＰがる。

このように、＋１２ｖ電源を一１２Ｖ電源よりも先に投
入した場合、ゲーｉ〜・ソース間電圧Ｖ。。

が出力されてからドレイン・ソース間電圧Ｖｏｓが出力
される。また−１２Ｖ′、ｉｆ源を先に遮断した場合、
トレイン・ソース間電圧ＶＤ８が遮断されてからゲー１
〜・ソース間電圧ｖＧＳが遮断される。現実には、＋１
２ｖ電源を同時に投入、遮断した場合にも上記の順序が
保たれる。

発明が解決しようとする課題 しかし、上述したような従来のＦＥＴバイアス電圧供給
回路では、近年の多くの電子回路が、マイナス単一電源
のみで動作するようになって来ている中で、プラスのｆ
ｔ源をドレイン端子側に印加した後、マイナスの電源を
グーｌ一端子側へ印加するという回路であるため、バイ
アス電圧を供給するのに２つの電源が必要であるという
問題があった。

本発明はこのような点に鑑みなされたものであり、その
目的とするところは、プラス又はマイナスの単一電源の
みで動作し、且つザージ電流が牛じないようにバイアス
電圧を供給づ“るＦＥＴバイアス電圧供給回路を提供す
ることである。

課題を解決するための手段 Ｆ　Ｅ　Ｔヘバイアス電圧を供給するＦＥＥＴバイアス
電圧供給回路において、ゲート・ソース間にバイアス電
圧を供給する第１定電圧発生回路１０と、トレイン・ソ
ース間にバイアス電圧を供給する第２定電圧発生回路１
２と、電源の投入又は遮断時における第２定電圧発生回
路１２からの電圧立ち上がり又は立ち下がりを制御する
電圧制御回路１４とを設ける。

そして、単一電源を第１定電圧発生回路１０と第２定電
圧発生回路１２の両方に供給し、電源投へ時は第１定電
圧発生回路１０がらのバイアス電圧が立ち上がった後に
第２定電圧発生回路１２からのバイアス電圧が立ち上が
り、電源遮断時は第２定電圧発生回路１２からのバイア
ス電圧かマｌら下がった後に第１定電圧発生回路１０か
らのバイアス電圧が立ち下がるように電圧制御回路１４
により制御する。

作　　　　用 本発明によれば、プラスまたはマイナスの単一電源によ
り第１定電圧発生回路１０と第２定電圧発生回路１２を
駆動して、ゲート・ソース間にバイアス電圧が供給され
た接、ドレイン・ソース間へのバイアス電圧が供給され
、トレイン・ソース間の電圧供給が遮断された後、ゲー
ト・ソース間の電圧供給が遮断されるため、サージ電流
が発生しない。

実　　施　　例 以下本発明のＦＥＴバイアス電圧供給回路を図面に示す
実施例に基づいて詳細に説明４る。

第２図は本発明ににるＦ　Ｅ　Ｔ−バイアス電圧供給回
路の一実施例回路図、第３図はトランジスタの論理設定
の説明図、第４図は本発明の実施例による出力特性図を
示している。

第２図において、１０は第１定電圧発生回路、１２は第
２定電圧発生回路、１４は電圧制御回路、ＴＲＩ〜ＴＲ
４はトランジスタ、Ｒ１〜ｒ（９４よ抵抗、Ｃ１、Ｃ２
、Ｃ３はコンデンサ、Ｄ　１　、Ｄ　”！はダイオード
、Ｄ３はツェナーダイオードである。

本回路の電源はマイナス１２ＶのＶ。０で、第１定電圧
発生回路１０と第２定電圧発回路１２の両方の駆動電圧
となっている。

第１定電圧発生回路１０は、−１２ｖのＶ。Ｃを取込ん
で一６ｖの電圧を発生して、ＦＥＴのゲート・ソース間
にバイアス電圧を供給している。トランジスタＴＲ１、
ＴＲ２、抵抗Ｒ６〜Ｒ９、ツェナーダイオードＤ３によ
り第２定電圧発生回路１２が構成され、ドレイン・ソー
ス間にバイアス電圧を供給している。この第２定電圧発
生回路１２の出力電圧Ｖ。Ｓは、抵抗Ｒ８、Ｒ９の分圧
比による電ＩＴ：（第２図ａ点）で検出され、ツェナー
ダイオードＤ３のツェナー電圧と比較される。そして、
比較した結果の差に応じてトランジスタ１［（２０ベー
ス電流を制御して、トランジスタＴＲ２のコレクタ電流
Ｉ。２を増減させて、トランジスタＴＲＩのベース電流
’Ｂ１を制御ザる。これにより、トランジスタＴＲＩの
コレクタ・エミッタ間電圧ｖＣＥを制御して出力電圧Ｖ
。Ｓが一定になるようにしている。

電圧制御回路１４は、トランジスタＴＲ３、ＴＲ４、抵
抗Ｒ１〜Ｒ５により構成゛され、第２定電圧発生回路１
２からの電圧の立ち上がり、又は立ち下がりを制御しで
いる。そして、］・ランジスタＴ−Ｒ３、ＴＲ４０オン
・オフによりトランジスタＴＲ１を制御している。

コンデンサＣ１、Ｃ２は回路の定常動作の安定性を向上
させると共に、出力電圧の立ち上がり、立ち下がりの時
間を調整しており、コンデンサＣ３は第１定電圧回路１
０の発振防止を目的とじている。またダイオードＤ１、
Ｄ２は逆電圧防止用である。

電圧ｉ、ＩＩ　ｔｅ１回路１４のトランジスタＴＲ３、
ＴＲ４のオン・オフ動作の設定について第３図を用いて
説明する。

マイナス電圧Ｖ。０が印加された時の抵抗Ｒ３を流れる
電流’８３は、 （ｖＢＥ３はトランジスタＴＲ３のベース・エミッタ間
電圧：約０．６Ｖ） また抵抗Ｒ４を流れる電流’Ｂ４は、 （Ｃ２はトランジスタＴＲ３の直流電流増幅率、■８「
４はトランジスタＴＲ４のベース・エミッタ間電圧：約
０．６Ｖ） となり、Ｒ８３〉○のとぎ、トランジスタＴＲ３がオン
、ＩＢ４〉Ｏのとき、１〜ランシスターＴ−Ｒ４がオー
ンすることになる。

そして、ｖＣＣをＯＶの状態から一１２■へ向けてゆっ
くりと変化させると仮定すると、前述のＩＢ３”Ｒ４の
式より、トランジスタＴＲ３，１−Ｒ４のオン・オフ状
態は、この過渡的に変化するＶ。０の値に応じて第３図
の説明図のように設定できる。

つまり、Ｖｏｃ＝−ＶＢＥ４でトランジスタＴＲ４のみ
オフからオンへ、■””　ＣＣＩでトランジスＣ り丁Ｒ３のみオフからオンへ、ｖＣＣ””　ＣＧ２で１
−ランシスタＴＲ４のみがオンからオフへ変化するよう
に設定する。−Ｖｏは最終的に■。０の到達づる定常電
位である。このような論理構成を設定することによりト
ランジスタＴＲ１の制御を行うことが可能となる。また
、Ｉ　　、Ｉ　　の式より、８３　　　Ｒ４ 一■　　、−Ｖｏｏ２を求めると、 Ｃ１ −Ｖ　　　＝−（１＋Ｒ２／Ｒ１）ＶＢ、、Ｃ１ −Ｖ　　　　＝−Ｖ　　　　−β　　Ｉ　　　Ｒ５ＣＣ
２ＢＩＥ４　　　　２　　　　Ｒ３となり、ｏ＞−ｖ　
　　＞−ｖ　　　＞−ｖｏの関係ＣＣＩ　　　　　　　
ＣＣ２ になるように−■　　と−ｖＣＣ２を決定し、且つＣＣ
Ｉ 前記−■　　と−ｖＣＣ２の式を満足するように抵Ｃ１ 抗Ｒ１、Ｒ２、Ｒ５及びトランジスタＴＲ３（Ｃ２）を
決定すれば１．第３図の動作が可能となる。

尚−■　　と−ｖＣＣ２の差はなるべく大きくしたＣ１ 方が■　、■　の電圧の立ち上がり時間差を人きＯ３Ｇ
Ｓ くできる。

例えば、−■。−一１２■、抵抗Ｒ１＝１５０Ω、Ｒ２
＝２にΩ、Ｒ５＝　４８０Ω、直流電流増幅率β　＝８
０に設定ケると、−Ｖ　　　＝−８゜２　　　　　　　
　　　　　　ＣＣ１ ５Ｖ、−Ｖ　　　＝−１１，０Ｖとなる。そして、Ｃ２ この状態でのその他の各素子の値を以下のように設定し
た時の出力特性を第４図に示ツ。抵抗Ｒ３−１００Ω、
Ｒ４＝９．１にΩ、Ｒ６＝１４０Ω。

Ｒ７＝１３０Ω、Ｒ８・・８００Ω、Ｒ９＝２００Ω、
ツェナーダイオードＤ３のツェナー電圧４Ｖ。

トランジスタＴＲ１の直流電流増幅率β−６０００、ト
ランジスタＴＲ２、Ｔ　Ｒ４の直流電流増幅率β＝８０
０ 第４図を参照して本実施例の動作について説明する。

一１２ＶのＶ。０を投入した時、過渡的に一１２Ｖへ近
付く状態に着目すると、まず、ｂ点の電圧がマイナス側
へ上昇する。そして、］・ランジスクＴＲ４のベース・
エミッタ間電圧Ｖ　　（約０、Ｅ４ ６Ｖ）に達するど、トランジスタＴ’　Ｒ４のベース電
流１８４が流れて、トランジスタＴＲ４がオンとなり、
０点の電位はＧＮＤに近い値になるため、トランジスタ
ＴＲ１はオフ状態のままである。ざらにＶ。０をマイナ
ス電源側へ変化させていくと、ｄ点の電圧がトランジス
タＴＲ３のベース・エミッタ間電圧（約０．６）に達し
、トランジスタＴＲ３のベース電流’８３が流れ、トラ
ンジスタＴＲ３のコレクタ電流が流れて、ＶＯ３が立ち
上がり始める（−■　　）。そして、■ｃｃが−Ｖ。Ｃ
２のＣＣＩ 電位に達すると、ｂ点の電圧が■８［４よりも小さくな
り（ＧＮＤ近辺）、トランジスタ丁Ｒ４が完全にオフと
なるため、トランジスタＴＲＩのベース電位がハイレベ
ルとなる。これにより、１〜ランジスタＴＲ１が完全に
オン状態となると共にドレイン・ソース間へのバイアス
電圧が供給される。

これと同時に、■ｏＳの出力は第１定電圧発生回路１０
の動作可能な範囲の電圧（約−６，５Ｖ）に■。０が達
すると、・−６ｖの電圧が供給される。

−１２Ｖの電源を遮断する時には、−ｖＣＣ２（＝−１
１，０Ｖ）でトランジスタＴＲ４がオンとなるため、ト
ランジスタＴＲＩは直らにオフとなり、ＶＯ３の出力は
急激に立ち下がる。また、Ｖｏ８の出力はコンデンサＣ
１、Ｃ２、Ｃ３と回路内の抵抗弁による時定数に応じて
、ゆるやかに立ち下がることになる。

第４図の出力特性ではＣ１＝６００μＦ、Ｃ２＝０３＝
３．３μＦに設定して回路内の抵抗弁と共に生じる時定
数を大きくして出力しているが、実際はマイナス電源Ｖ
。０を投入すると１０　秒のオーダーで動作する。

第５図は本発明によるＦＥＴバイアス電圧供給回路の他
の実施例回路図を示している。

本実施例の回路の駆動電源は、プラス１２Ｖ電源のＶ。

０を用いており、１０′は第１定電圧発生回路、１２′
は第２定電圧発生回路、１４′は電圧制御回路、Ｔ　Ｒ
５〜ＴＲ８はトランジスタ、Ｒ１０〜Ｒ１８は抵抗、Ｃ
４〜Ｃ６はコンデンサ、Ｄ４、Ｄ５はダイオード、Ｄ６
はツェナーダイオードである。

トランジスタＴＲ５、Ｔ　Ｒ６、抵抗Ｒ１５〜Ｒ１８、
ツェナーダイオードＤ６により第２定電圧発生回路１２
′が構成されており、ドレイン・ソース間にプラス電位
のバイアス電圧を供給している。トランジスタＴＲ７、
ＴＲ８、抵抗Ｒ１０〜Ｒ１４により電圧制御回路１４′
が構成されており、第２定電圧発生回路１２′からの電
圧発生を制御している。第１定電圧発生回路１０’　は
、＋１２Ｖの電源電圧を取り込み＋６Ｖの電源電圧を発
生して、ゲート・ソース間に供給している。

本実施例で使用している回路素子の基本的動作は第２図
の実施例と同じであるため、その動作説明については省
略する。

電圧制御回路１４′のトランジスタＴＲ７、ＴＲ８の動
作を決定する第３図のＶ　　、Ｖ　　のＣＣＩ　　　Ｃ
Ｃ２ 値は、それぞれのベース電流を■　、■　とすると、 （はトランジスタＴＲ７のベース・−［ミＥ７ ツタ間電圧） （ＶＢＥ８はトランジスタＴＲ８のベース・エミッタ間
電圧、β７はトランジスタＴ１く７の直流？Ｕ流増幅率
） Ｖ　　　−（１＋Ｒ１０／Ｒ１１）Ｖ、Ｅ７Ｃ１ Ｖ　　　＝Ｖ　　　→−β７’Ｂ□Ｒ１４となる。

ＣＣ２８Ｅ８ 本実施例の回路から出力されるバイアス７Ｆｉ　ｒｔが
、第２図実施例による出力と相’ＡＭる点は、プラス電
位側へ出力される点である。

発明の効果 本発明のＦＥＴバイアス電圧供給回路は以上詳述したよ
うに構成したので、プラス又はマイナスの単一電源のみ
で作動して、通信システム内の電圧分配に無駄がなくな
り、また２電源力式の回路で用いた特殊な部品は不要で
あると共に、回路構成部品点数を削減できるという効果
を奏する。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明によるＦＥＴバイアス電圧供給回路の一
実施例回路図、 第３図はトランジスタの論理設定の説明図、第４図は本
発明の実施例による出力特性図、第５図は本発明による
Ｆ　Ｅ　Ｔバイアス電圧供給回路の他の実施例回路図、 第６図はＦＥＴの動作説明図、 第７図は従来のＦＥＴバイアス電圧供給回路の回路図、 第８図は従来例の回路の出力特性図を示している。 １０．１０’・・・第１定電圧発生回路、１２．１２′
・・・第２定電圧発生回路、１４．１４′・・・電圧制
御回路、 １６・・・定電圧発生回路、 １８・・・定電圧回路、 Ｔ　Ｒ１〜丁Ｒ１１・・・１〜ランジスタ、Ｒ１−Ｒ２
６・・・抵抗、 ０１〜Ｃ１０・・・コンデンサ、 Ｄｌ、Ｄ２、Ｄ４、Ｄ５・・・ダイオード、Ｄ３、Ｄ６
・・・ツェナーダイオード。 −一＼ 代理人：　弁理士　井　桁　貞　−−゛）−／′ ネ疹明の序ブ児ブロック図 第１図 ０　　　−Ｖ９Ｅ４　　　　　　　　−ＶＣＣＩ　　　
　　　　　　　　−ＶＣＣ２−ＶＯ第３図 奎光明／）ｙ宏ヒ例ＫＪろ広カ椅ノ注図（Ｖｃｃ・−１
２ρ吟）莞４図

Claims (1)

1. 【特許請求の範囲】 ＦＥＴへバイアス電圧を供給するＦＥＴバイアス電圧供
   給回路において、 ゲート・ソース間にバイアス電圧を供給する第１定電圧
   発生回路（１０）と、 ドレイン・ソース間にバイアス電圧を供給する第２定電
   圧発生回路（１２）と、 電源の投入又は遮断時における第２定電圧発生回路（１
   ２）からの電圧立ち上がり又は立ち下がりを制御する電
   圧制御回路（１４）とを設け、 単一電源を第１定電圧発生回路（１０）と第２定電圧発
   生回路（１２）の両方に供給し、電源投入時は第１定電
   圧発生回路（１０）からのバイアス電圧が立ち上がつた
   後に第２定電圧発生回路（１２）からのバイアス電圧が
   立ち上がり、電源遮断時は第２定電圧発生回路（１２）
   からのバイアス電圧が立ち下がつた後に第１定電圧発生
   回路（１０）からのバイアス電圧が立ち下がるように電
   圧制御回路（１４）により制御することを特徴とするＦ
   ＥＴバイアス電圧供給回路。