JPH01235349A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は半導体装置の製法、特に回路素子間をｔ６分離
、いわゆるトレンチアイソレーションによって分離する
例えばバイポーラトランジスタ４Ｊ積回路装置の製法に
係わる。

〔発明の概要〕

本発明は半導体載板に設けられる素子分離溝の内表面に
絶縁層を形成し、この絶縁Ｉ−を介して分＞３１１溝内
に下部に半導体層を、上部に絶縁体を充填することによ
っ゛Ｃ安定した素子分離と半導体装１斤の全体的表面の
平坦化を図って配線の断切れを回避するなどの信頼性の
高いバイポーラトランジスタ４Ｊ積回路等の半導体装置
を得ることができるよ・）にする。

〔従来の技術〕

半導体集積回路の素子間分離の方法として例えば酸化膜
分離法いわゆるＬＯＧＯＳがある。これは通常シリコン
ナイトライドＳ　ｉ　Ｎ　ｘＢ９Ｉを耐酸化のマスクと
して選択酸化して素子間分離を行うべき部分に局部的に
厚い酸化膜を形成するものである。ところがこのような
方法による場合その耐酸化マスクのＳｉＮｘ映の周縁部
ｔに酸化が進行侵入することによ、って所内が嘴状をな
すいわゆるバーズビーク部が生じ、このバーズビーク部
の存在によって実質的素子分離ｖＡ域幅が増大し、回路
素子のｆ１１密度化を充分満足できないという課題があ
る。

一方、昨今このような課題の解決をはかるべく半導体基
板の回路素子間即ち素子分離領域に深い断面Ｖ字状ある
いはＵ字状の溝を形成しζその分離を行ういわゆるトレ
ンチ型の分離法が提案されＣいる。この場合トレンチの
存在によっ゛ζ半導体基板表面に形成される配線あるい
は電極等の導電ｊ−がこのトレンチの存在による段部に
よって段切れが生じることがないように、また電気的お
よび機械的安定化をはかってトレンチ内に酸化物あるい
は半導体の充填が行われる。この場合そのトレンチ内に
充填される充填物が酸化物等の絶縁体である場合、半導
体基板との熱膨張率の差による熱歪の間萌が発生ずる。

したがってこのトレンチ内には、半導体層例えば多結晶
シリコンの充填が行なわれることが望まれる。この場合
半導体基板上に形成される電極、配線等の問題からトレ
ンチ溝の内表面に酸化処理によるＳ　ｉ＋ｈ等の絶縁ｊ
脅が形成されこれの上に多結晶シリコン層の充填が行な
われる。

このようなトレンチによる素子分離については、１列え
ばエレクトロニクス１９８５年１２月２３日（Ｅｌｅｃ
ｔｒｏｎｉｃｓ／　ｌ］ｅｃｅ＋ｗｂｅｒ　２３．１９
８５　）第４５頁〜第・１７呉、あるいは特公昭６２−
１７８６１号公報または、特開昭５８−９３３３号公報
等にその開不がある。

すなわち、トレンチ分離による場合の例としては、例え
ば第４図Ａに示すように回路素子の形成される例えばシ
リコンよりなる半導体基板（１）の素子分離を行うべき
部分に断面ｖ字状ないしはＵ字状の分Ｍ　ｙ／ａ　（２
）　Ｈｐちトレンチを形成し、その内表面を含んで熱酸
化によってＳ　ｉ０２酸化膜による絶縁層（３）を介し
てこれの上に酸化のマスクとなる例えばシリコンナイト
ライドＳｉＮｘによる耐酸化膜（４）をＣＶＬ）（化学
的気相成長）法等によって分離溝（２）内を含んで形成
しこの分離γＭ　（２１内を含んで全面的に半導体１ｖ
ｉ　ｆ５）例えば多結晶シリコンＩ−を同様にＣＶＤ法
によって厚く表面が例えばほぼ平坦化するように形成し
、異方性エツチング例えば反応性イオンエツチング（Ｒ
Ｉ　Ｅ）等によるドライエッナングをその表面から行っ
ていき、分１１ｉ溝が半導体基板ｆｉｌの表面とほぼ一
平面となるようにいわゆるエッチバックを行い、その後
、耐酸化膜（４）をマスクとして分離′ｌ！４１２１内
の半導体Ｖ　１５）の表面を熱酸化して酸化シリコン模
よりなる絶縁１＠（６１の形成を行い、その後第４図Ｂ
に示すように耐酸化膜（４）のエツチング除去を行うと
云う方法がとられる。

ところがこの様な方法による場合、第４図Ｂに不すよう
に、その耐酸化膜（４）のエツチング除去において分Ｍ
　溝１２）内に入り込むようにエツチングが進行してい
わゆるフレバス（７）の発生が生じる。このようなりレ
バス（７）の存在は、この半導体基板（１）上に形成す
る電極あるいは配線ｒ−等の導？１１層（図示せず）に
段切れ等を発生し、信頼性の低下を来す等の不都合を生
じる。

また他のトレンチ分離法として、例えば第５図Ａに示す
ように半導体基４ｆｉ　（１１に形成した分１１を溝（
２）内にＳ　ｉ（ｈ等の絶縁層（３）を形成して後に化
学的気相成長法（ＣＶＤ法）によって分Ｆ＠　ｔｉ（２
１内を埋め込むように多結晶シリコンによる半導体層（
５）を被着し、同様にエッチバックして半導体基板（１
１上の不要部分を除去して！１８５図Ｂに示すように分
Ｍ　＠　（２）内に半導体層（５）の充填を行うという
方法がとられる。ところが実際上この分離溝＋２１は、
その幅に比し深さが大に選定されることからＣＶＩ）法
によってこの分離溝（２）内に充填された半導体Ｆｖｉ
　（５１には、特にその分離溝（２）内の中心部におい
て空孔（ボア）（８）が発生し易く、第５図Ｂに示すよ
うに半導体Ｉ−（５）に対してエッチバックを行った場
合にこの空孔（８）によってエッチバックの進行が促進
されフレバス（７）の発生が生じ、同様にその分離に不
安定性。

（１頼性の低下を来す。

〔発明が解決しようとする課題」 本発明は上述した分離溝即ちトレンチによる素子分離を
行うようにした半導体装置の製造方法において、配線の
段切れ、信頼性の低下の課題等を解決するものである。

（課題を解決するための手段〕 本発明は、例えば第１図りに示すように半導体基板（１
１）に素子分ｔｉｌｌ溝（トレンチ＞　　（１２）を形
成する工程と、第１図Ｆに示すように、少なくともこの
素子分離溝（１２）内の内表面を含んで表面に絶縁層（
１３）を形成する工程と、第１図Ｈに示すように素子分
離ｆｉ（１２）内の下部に、その上部を一部残して下部
半導体層（１４）を充填する工程と、第１図Ｋに示すよ
うに、素子分離溝（１２）内の半導体層（１４）が形成
されずに残された部分に上部絶縁層（１５）を形成する
工程と、その前または第１図Ｎに示すようにその後、あ
るいはこれと同時にフィールド部に選択酸化によって厚
い絶縁Ｉｎ　（３４）を形成する工程とを経る。また上
部絶縁層（１５）の形成にあたっては、基板＋１）上に
全面的にこの絶縁層（１５）の形成を行いその後例えば
エッチバックによって表面を平坦化する工程をとる。

〔作用〕

上述の本発明製法によれば、半導体基板（１１）に、ト
レンチ溝即ち素子分離＃（１２）の形成を行うものであ
るか、その底部に半導体１ｍ１（１４）を形成するよう
にしたことによって熱歪み等の発生を効果的に回避でき
、またその表面は絶縁体によって充填したことによって
全体の平坦化が図られる即ち第４図および第５図で説明
したフレハスの発生が回避され全体が平坦化され、安定
性に優れた半導体装置を得ることができる。

〔実施例〕

ｍ１図を参照して本発明をバイポーラトランジスタ集積
回路に通用する場合の一例を説明する。

この例においては、第１図Ａに示すように例えばｐ型の
シリコン半導体サブストレイト（２１）を用意し、これ
の上にコレクタ埋込み幀域を構成する低比砥抗のｎ型の
半導体層（２２）と、更にこれの上にこの半導体層（２
２）とこれと同導電型を有するも商比抵抗のコレクタ埋
込域を構成する半導体Ｉ−（２３）とを順次エピタキシ
ーし、半導体基板（１１ンを＋ａｈｘする。

第１図Ｂに示すように、半導体基板（１１）の表面を例
えば熱酸化して薄い５ｉ（ｈ１９！によるバッファｍ（
２４）を形成し、これの上にシリコンナイトライドｓ　
ｉ　Ｎ　ｘｌｌ！ｉ！！によるｉｌ＋酸化ＩＩ（２５）
を被着形成し、さらにこれの上に例えば厚さ１μ園の５
ｔ０２膜による後述する素子分ＩＩＩ溝の形成に際して
のエツチングのマスクｔｉｌｔ（２６）をＣＶＤ法等に
よって形成する。そしてこれの上にレジスト［（２７）
例えばフォトレジスト層を塗布しパターン露光および現
像を施して素子分１ｉ１１４を形成ずべき部分上に窓（
２７ａ）を穿設する。

第１図Ｃに示すように、レジストｊｍ（２７）の窓（２
７ａ　）を通じてマスクＦｉ！（２６）とこれの下の耐
酸化ＩＭ（２５）さらにバッファＦＷ（２４）を貫通し
てそれぞれ：ｇ（２Ｂ）の穿設を行う。

第１図りに示すように、レジスト＃（２７）を除去し、
マスクｊｓｄ（２６）をマスクとして窓（２８）を通じ
て基１（１１）をその半導体層（２３）および（２２）
を横切る深さの例えば４〜７μｍの深さをもって異方性
エツチング例えばＲＩＭ（反応性イオンエツチング）等
の例えばドライエツチングによって素子分離溝（１２）
即ちトレンチの形成を行う。

第１図Ｅに示すように、耐酸化ＩＩ（２５）をマスクと
して半導体基板（１１）に形成された素子分離溝（１２
）の内側壁を表面熱酸化してＳ　ｉ（ｈよりなるマスク
層（２９）を被着形成する。その後マスク層（２６）と
素子分Ｍ溝（１２）の内側壁面に形成されたマスク層（
２９）とをマスクとして基１（１１）上よりｐ型の不純
物例えばボロンのイオン打込みを行って高濃度のｐ型の
チャンネルストップ領域（３０）を形成する。この場合
分離溝（１２）（７）内側壁面のマスク層（２９）は、
その厚さは薄いものであっても、打込み方向に沿う方向
の即ち分ｌｉＩＭ溝の１束さ方向に関する実質的厚さが
大となることによってチャンネルストップ領域（３０）
は溝（１２）の底部に限定的に形成される。

第１図Ｆに示すように、Ｓ　ｉ０２マスク層（２６）を
エツチング除去する。このとき素子分離溝（１２）内の
マスク層（２９）もエツチング除去されることから、再
び耐酸化膜（２５）をマスクとして素子分離溝（１２）
の内表面を熱酸化して絶縁層（１３）を形成する。

第１図Ｇに示すように素子分離溝（１２）内を埋込んで
基板上に全面的に半導体層（１４）例えば多結晶シリコ
ンをＣＶＤ法等によって形成する。

第１図Ｈに示すように例えば多結晶シリコンによる半導
体層（１４）に対する工７ナバックを行って素子分離溝
（１２）の底部を残してその上層部を例えば基板（１１
）の表面からの深さが４０００〜６０００人の位置まで
異方性エツチング例えばＲＩＥによって除去して素子分
離溝（１２）の底部に下部絶縁層（１４）を残す。

第１図１に示すように、耐酸化股（２５）をマスクとし
てｐｐ３！酸化を行って下部半導体７ｍ（１４）の表面
を熱酸化して５ｉ０２酸化膜絶縁層（３１）を例えば厚
さ５００〜１０００人に形成する。

第１図Ｊに示すように分離溝（１２）内を含んで基板（
１１）上に表面がほぼ平坦化する厚さにＳ　ｉｏｚ絶縁
層（１５）をＣＶＤ法等によって形成する。

第１図Ｋに示すように絶縁層（１５）をＨＩＥトライエ
ツチング等によって耐酸化股（２５）の主表面位置程度
までエッチバックし、素子分離溝の下部半導体１Ｍ（１
４）上に上部絶縁層（１５）の形成を行う。

第１図りに示すように耐酸化１９ｉ（２５）を−旦エソ
チング除去し、再びＣＶＤ法等によって同様のＳｉＮｘ
股よりなる耐酸化１９！（３２）を全面的に被着形成す
る。

第１図Ｍに示すように耐酸化１！ｆ！（３２）上にレジ
スト層（３３）例えばフォトレジスト層を素子形成部に
選択的に被着し、フィールド部等において耐酸化１！＜
３２）をＲＩＥ等によってエツチング除去する。

第１図Ｎに示すように、ｆｉ４酸化ＢＱ　（３２）をマ
スクとして酸化処理を施してフィールド部に厚い絶縁Ｎ
（３４）の形成いわゆるｔｏｃｏｓ処理を行う。

第１図Ｏに示すように、耐酸化膜（３２）のエツチング
除去を行い、フィールド部の絶縁層（３４）以外即ち素
子形成部にそれぞれ例えば低抵抗コレクタ電極取り出し
領域（３５）をｎ型の不純物のイオン打込みによって形
成し、また半導体層（２３）にそれぞれｐ型不純物の拡
散によるベース領域（３６）　、さらにこれの上にｎ型
の不純物の例えば拡散によるエミッタ領域（３７）を形
成する。（３８Ｃ）（３８Ｂ）および（３８Ｈ）は各領
域（３５）　　（３６）（３７）にそれぞれオーミック
に被着形成したＡｉ！等の金属電橋を示す。

このようにしてそれぞれｎ型の半導体層（２３）よりな
るｎ型のコレクタ領域上にベース領域（３６）およびエ
ミッタ領域（３７）を有するバイポーラトランジスタが
形成され、これが他部と素子分ＭｔｉｒＭ（１２）によ
って分離されたバイポーラトランジスタ集積回路即ち目
的とする半導体装置（３９）が得られる。

ｗＳ２図を参照して本発明製法の他の例を説明する。こ
の例においては、第２図Ａに示すように、前述した第１
図Ａ−１と同様の工程をとって半導体基板（１１）に素
子分離溝（１２）の形成を行い、この分離溝（１２）内
に絶縁層（１３）を介して下部半導体層（１４）と、こ
れの上に絶縁層（３１）の形成を行う、第２図Ａにおい
て第１図１と対応する部分には同一符号を付して重複説
明を省略する。

そしてこの例においては、絶縁層（３１）上にＳ　ｉ（
ｈより成る上部絶縁層（１５）の形成に先立って全面的
に例えばＳｉＮｘよりなる耐酸化膜（３２）を形成し、
これの上にレジスト層（３３）例えばフォトレジストを
素子形成領域上に形成し、このレジスト）ｉｉｌ（３３
）をマスクとして耐酸化ＩＱ（３２）に対してエツチン
グを行いそのフィールド部をエツチング除去する。

その後第２図Ｂに示すように耐酸化膜（３２）をマスク
として基ｔ＆（１１）に熱酸化を行ってフィールド部に
厚い酸化膜絶縁層（３４）の形成、即ちＬＯＧＯ３処理
を行う。その後図示しないがフォトレジスト等によるマ
スク層を形成してコレクタ電極取り出し領域（３５）を
ｎ型不純物のイオン注入によって形成する。

第２図Ｃに示すように、耐酸化１５ｋ（３２）をエツチ
ング除去し、全面的に素子分離溝（１２）を埋込んでＳ
　ｉ（ｈ絶縁ｆｆ１（１５）をＣＶＤ法等によって形成
しアニール処理を施しコし・クタ電極取り出し領域（３
５）の形成のためにイオン注入された不純物の活性化処
理を行い、その後例えばフォトレジストＦｉｌ（４０）
をスピンコードして表面を平坦化する。

次に第２図りに示すようにフォトレジスト層（４０）上
からＨＩＥ等によるエッチバックを行って表面平坦化を
行う、このようにして基板（１１）の表面の平坦化を行
うと共に素子分％１Ｌａｌ（１２）内を下部半導体層（
１４）と上部絶縁体（１５）によって充填する。

第２図Ｅに示すように、素子分離溝（１２）によって囲
まれた素子形成領域に、第１図Ｏで説明したと同様に例
えばバイポーラトランジスタの形成を行う。第２図Ｅに
おいて第１図Ｏと対応する部分には同一符号を付して重
複説明を省略する。

さらに第３図は本発明の他の例を示し、この例において
は第２図Ｂで説明したフィールド部への絶縁層（３４）
の形成すなわちｔｏｃｏｓ処理に先立って第３図Ａに示
すようにフィールド部に四部（４１）を耐酸化ＩＩ（３
２）のパターン化と同時にこれをマスクとして選択的エ
ツチング例えばＨＩＥによって形成する。

ぞの後、第３図Ｂに示すように第２図Ｂで説明したと同
様に絶縁１’ｊｌｉ（３４）の形成を行う。

第３図Ｃに示すように、絶１ｉ１ｉ＃（１５）とフォト
レジス）　（４０）の形成を、第２図Ｃで示したと同様
に行う。

次に第３図りに不すように、第２図りおよびＥで説明し
たと同様にフォトレジストｊｉｉ（４０）と絶縁層（１
５）に対するエッチバックを行い、バイポーラトランジ
スタ素子の各部の形成を行って目的とする半導体装置即
ちバイポーラトランジスタ集積回路（３９）を得る。第
３図りにおいて第１図０及び第２図Ｅと対応する部分に
は同一符号を付して市？３［説明を１′略する。

なお上述した各側においては、ｎｐｎ型バイポーラトラ
ンジスタ素子による半導体集積回路装置を得る場合に本
発明を通用した場合であるが、ｐｎｐ型バイポーラトラ
ンジスタ素子による半導体集積回路をはじめとして各種
半導体４Ｊ積回路等に本発明を通用することができる。

〔発明の効果〕

上述したＸ＋に本発明製法によれば、トレンチ溝（１２
）内にその下部において半導体Ｉｎ（１４）を形成する
。ようにしたので熱歪み等による問題の解決が効果的に
はかられ、上部においては上部絶縁層（１５）を充填す
るようにしたので空孔の発生あるいは耐酸化マスクのエ
ツチング除去によるフレバスの発生が効果的に回避され
る。さらに半導体基体の表面が全体的に平坦化した構成
としたので電極、配線等の導電層の被着にあたって段切
れ等の発生が効果的に回避され、またこの導電層のパタ
ーン化のフォトリソグラフィーに際しての段差による露
光の不確実性が回避され、高精度に所要のパターンの形
成ができ、信頼性の高い半導体装置を得ることができる
。

【図面の簡単な説明】

第１図Ａ−０は本発明製法の一例の各工程の路線的拡大
断面図、第２図Ａ−Ｅは本発明製法の他の例の各工程の
拡大路線的断面図、第３図Ａ−Ｄは本発明製法のさらに
他の例の各工程の路線的拡大断面図、第４図へＢ、およ
び第５図ＡＢはそれぞれ従来例の各側の各工程の路線的
断面図である。 （１１）は半導体基板、（１２）は素子分＃を溝、（１
３）は絶縁層、（１４）は下部半導体層、（１５）は上
部絶縁層である。

Claims (1)

1. 【特許請求の範囲】 　半導体基板に素子分離溝を形成する工程と、少なくと
   も該分離溝の内表面に絶縁層を形成する工程と、 該分離溝内に上部を残して底部側に半導体層を充填する
   工程と、 上記半導体基板のフィールド部に酸化物絶縁層を形成す
   る工程と、 上記分離溝内の上記半導体層上に絶縁層を形成する工程
   と、 表面平坦化工程とを有することを特徴とする半導体装置
   の製法。