JPH01233914A - Integrated circuit comprising dcfl basic logic element - Google Patents
Integrated circuit comprising dcfl basic logic elementInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
デプレッション型ＦＥＴとエンハンスメント型ＰＩＦ、
ＴとからなるＤＣＦＬ基本論理素子で構成された集積回
路に関し。[Detailed description of the invention] [Summary] Depletion type FET and enhancement type PIF,
Regarding an integrated circuit composed of DCFL basic logic elements consisting of T.
入力レベルが変動しても出力レベルには影響を与えるこ
とのないようにすることを目的とし。The purpose is to ensure that even if the input level fluctuates, the output level will not be affected.
デプレッション型ＦＥＴとエンハンスメント型ＦＥＴと
からなるＤＣＦＬ基本論理素子で構成された集積回路に
おいて、エンハンスメント型ＦＥＴのゲートに負のバイ
アス電源を加えたことを構成とする。In an integrated circuit configured with a DCFL basic logic element consisting of a depletion type FET and an enhancement type FET, a negative bias power source is applied to the gate of the enhancement type FET.
本発明は、デプレッション型ＦＥＴとエンハンスメント
型ＦＥＴとからなるＤＣＦＬ基本論理素子で構成された
集積回路に関するものである。The present invention relates to an integrated circuit configured with a DCFL basic logic element consisting of a depletion type FET and an enhancement type FET.
ＤＣＦＬ基本論理素子を用いた論理回路は、消費電流が
少ないので集積回路化して多く使用されている。一方、
集積回路ではその製造技術上の理由によって、ウェーハ
ごとに特性のバラツキが生じ易＜、ＤＣＦＬ基本論理素
子内のＦＥＴのしきい値も多くの場合、一定の範囲内で
変動する。Logic circuits using DCFL basic logic elements consume little current, so they are often used as integrated circuits. on the other hand,
In integrated circuits, characteristics tend to vary from wafer to wafer due to manufacturing technology. In many cases, the threshold values of FETs in DCFL basic logic elements also vary within a certain range.
本発明は、ＤＣＦＬ基本論理素子で構成された集積回路
に台いて、ＦＥＴのしきい値変動を簡単に補正できる手
段を提供する。The present invention provides a means for easily correcting threshold fluctuations of FETs based on an integrated circuit configured with DCFL basic logic elements.
第５図および第６図を参照しつつ従来例を説明する。第
５図は従来例におけるＤＣＦＬ基本論理素子説明図、第
６図は従来例における入出力特性図である。A conventional example will be explained with reference to FIGS. 5 and 6. FIG. 5 is an explanatory diagram of a DCFL basic logic element in the conventional example, and FIG. 6 is an input/output characteristic diagram in the conventional example.
図中、２はエンハンスメント型ＦＥＴ、３はデプレッシ
ョン型ＦＥＴ、４は入力端子、５は出力端子である。In the figure, 2 is an enhancement type FET, 3 is a depletion type FET, 4 is an input terminal, and 5 is an output terminal.
デプレッション型ＦＥＴ３とエンハンスメント型ＦＥＴ
２とは、正の電源と接地間に直列に接続されている。Depression type FET3 and enhancement type FET
2 is connected in series between the positive power supply and ground.
ここで、エンハンスメント型ＦＥＴ２は、０よりも幾分
正側にしきい値をもつように設計されている。また、デ
プレッション型ＦＥＴ３は、定電流特性の負荷として機
能する。Here, the enhancement type FET 2 is designed to have a threshold value somewhat on the positive side of 0. Furthermore, the depression type FET 3 functions as a load with constant current characteristics.
設計値に対応する正常なしきい値をもつエンハンスメン
ト型ＦＥＴ２の場合、そのゲートに接続されている入力
端子４に論理値０に対応する低レベルの信号が加えられ
ると、ドレイン、ソース間には電流が流れず、したがっ
て、出力端子５には論理値１に対応する高い正レベルの
信号が出力される。In the case of an enhancement type FET 2 that has a normal threshold value corresponding to the design value, when a low level signal corresponding to a logic value of 0 is applied to the input terminal 4 connected to its gate, a current will flow between the drain and source. does not flow, and therefore, a high positive level signal corresponding to the logical value 1 is output to the output terminal 5.
入力端子４の信号レベルを、論理値１の高い正レベルの
方向へ次第に増加させると、ドレイン。When the signal level of the input terminal 4 is gradually increased toward a high positive level of logic value 1, the drain.
ソース間を流れる電流は増加してゆき、それとともに出
力端子５の信号レベルは徐々に低下して。The current flowing between the sources increases, and the signal level at the output terminal 5 gradually decreases.
論理値Ｏの低い正の信号レベルとなる。It becomes a low positive signal level of logical value O.
第６図の実線特性は、正常なしきい値をもつＤＣＦＬ基
本論理素子の入力レベルと出力レベルの対応関係を示し
ている。The solid line characteristic in FIG. 6 shows the correspondence between the input level and the output level of a DCFL basic logic element having a normal threshold value.
一方、デプレフション型ＦＥＴとエンハンスメント型Ｆ
ＥＴとからなるＤＣＦＬ基本論理素子が多数集積される
たとえばＧａＡｓ集積回路の製造においては、ウェーハ
ごとのバラツキが生じ易い。On the other hand, depletion type FET and enhancement type FET
In the manufacture of, for example, GaAs integrated circuits in which a large number of DCFL basic logic elements consisting of ETs are integrated, variations are likely to occur from wafer to wafer.
これは、ウェーハの製造において、不純物の注入量、温
度、圧力、不活性ガスなどの各条件がわずかに変化して
、それが回路の特性に影響を及ぼすからである。This is because during wafer manufacturing, conditions such as the amount of impurity implanted, temperature, pressure, and inert gas change slightly, which affects the characteristics of the circuit.
このような製造上のバラツキによりＤＣＦＬ基本論理素
子のしきい値がシフトした場合、特に。Especially if the threshold voltage of the DCFL basic logic element shifts due to such manufacturing variations.
負側にシフトすると、エンハンスメント型Ｆ ＥＴのゲ
ートにおける入力レベルを０ボルトにしても。When shifted to the negative side, even if the input level at the gate of the enhancement type FET is 0 volts.
ドレインとソース間には電流が流れてしまう。Current flows between the drain and source.
したがって、上記のようにしきい値が負側にシフトした
場合には、０ボルトの入力電圧がエンハンスメント型Ｆ
ＥＴのゲートに入力されたとしても、第６図に点線で図
示されているように、出力電圧のレベルは、低下してい
た。Therefore, when the threshold is shifted to the negative side as described above, the input voltage of 0 volts becomes the enhancement type F.
Even though it was input to the gate of ET, the level of the output voltage was decreasing as shown by the dotted line in FIG.
従来のＤＣＦＬ基本論理素子により構成される集積回路
では、製造上のバラツキでエンハンスメント型ＦＥＴの
しきい値が負側にシフトすると。In an integrated circuit made up of conventional DCFL basic logic elements, the threshold value of the enhancement type FET shifts to the negative side due to manufacturing variations.
論理信号の変化に対応する出力論理振幅が狭くなるため
、動作マージンが減少し、製品の歩留りが低下するとい
う問題があった。Since the output logic amplitude corresponding to a change in the logic signal becomes narrower, there is a problem in that the operating margin decreases and the product yield decreases.
本発明は、エンハンスメント型ＦＥＴのしきい値が負側
に変動しても出力論理レベルには影響を与えることのな
いようにしたＤ ＣＦ Ｌ基本論理素子で構成された集
積回路を提供することを目的とする。It is an object of the present invention to provide an integrated circuit configured with a DCF L basic logic element that does not affect the output logic level even if the threshold value of an enhancement type FET changes to the negative side. purpose.
第１図は本発明の原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.
図中、■はバイアス回路、２はエンハンスメント型ＦＥ
Ｔ、３はデプレッション型ＦＥＴ、４は入力端子、５は
出力端子である。In the figure, ■ is a bias circuit, 2 is an enhancement type FE
T, 3 is a depression type FET, 4 is an input terminal, and 5 is an output terminal.
デプレッション型ＦＥＴ３とエンハンスメント型ＦＥＴ
２とは正の電源と接地との間に直列に接続されている。Depression type FET3 and enhancement type FET
2 is connected in series between the positive power supply and ground.
また、エンハンスメント型ＦＥＴ２のゲートには、バイ
アス回路ｌを介して、負のバイアス電圧を加えている。Further, a negative bias voltage is applied to the gate of the enhancement type FET 2 via a bias circuit 1.
第２図に示すエンハンスメント型ＦＥＴの特性図を参照
しつつ、第１図に示した本発明の原理に基づく作用を説
明する。The operation based on the principle of the present invention shown in FIG. 1 will be explained with reference to the characteristic diagram of the enhancement type FET shown in FIG.
第２図において、実線はエンハンスメント型）パＥＴの
正常なしきい値の場合のゲートとソース間電圧■Ｇｓに
対するドレイン、ソース間電流ＩＤ３の特性を表し１点
線はしきい値が負側にａだけシフトした場合のゲート、
ソース間電圧Ｖ（，５に対するトレイン、ソース間電流
■８．′の特性を表している。In Fig. 2, the solid line represents the characteristics of the drain-source current ID3 with respect to the gate-source voltage Gs in the case of the normal threshold of the enhancement type (PET), and the dotted line represents the threshold value as it moves by a to the negative side. Gate if shifted,
It shows the characteristics of the train and source current 8.' with respect to the source voltage V(,5).
エンハンスメント型ＦＥＴ２のしきい値が、第２図の実
線で図示されているように正側の位置にある場合には、
バイアス回路ｌに加える負電源の電圧は殆んど０でよく
、入力端子４の電圧が０レベルであれば、■０．は０で
、出力端子５にはほぼ正の電源電圧が出力される。When the threshold of the enhancement type FET 2 is on the positive side as shown by the solid line in FIG.
The voltage of the negative power supply applied to the bias circuit 1 may be almost 0, and if the voltage at the input terminal 4 is at 0 level, ■0. is 0, and a substantially positive power supply voltage is output to the output terminal 5.
しかし、エンハンスメント型ＦＥＴ２のしきい値が第２
図の点線で図示されているようにａだけ負側ヘシフトし
て■。、＝−ａの位置にある場合には、バイアス回路１
に所定のレベルの負電圧を加えないと、入力端子４の電
圧がＯレベルであっても■。、の大きさのドレイン、ソ
ース間電流が流れ。However, the threshold of enhancement type FET2 is
Shift to the negative side by a as shown by the dotted line in the figure. , = -a, the bias circuit 1
If a predetermined level of negative voltage is not applied to , even if the voltage at input terminal 4 is O level, ■. A drain-source current of magnitude , flows.
正の電源電圧よりも出力電圧が低下することになる。The output voltage will be lower than the positive power supply voltage.
そこで、エンハンスメント型ＦＥＴ２のゲートにバイア
ス回路１を介し、ａだけ負側にバイアス電圧をかける補
正を行ない、見かけ上第２図に示すＹ軸をＩ ＤＳ’
とすることにより、正常なしきい値の場合（実線）と同
様に、入力端子４に加えられる論理信号のレベル変化に
対応して、出力端子５に十分の大きさのレベル差をもつ
論理信号を得ることができる。Therefore, by applying a bias voltage to the negative side by a amount to the gate of the enhancement type FET 2 via the bias circuit 1, the Y-axis shown in FIG.
By doing so, as in the case of a normal threshold value (solid line), a logic signal with a sufficiently large level difference is sent to the output terminal 5 in response to a level change of the logic signal applied to the input terminal 4. Obtainable.
したがって、バイアス回路１を介してエンハンスメント
型ＦＥＴ２のゲートに対して負のバイアス電源をエンハ
ンスメント型ＦＥＴ２に生じるしきい値のシフト量に対
応させて設定することにより、ウェーハの製造上に基づ
く任意のしきい値の変動に対処することができ、集積回
路の歩留りを向上させることができる。Therefore, by setting a negative bias power supply to the gate of the enhancement type FET 2 via the bias circuit 1 in accordance with the shift amount of the threshold value occurring in the enhancement type FET 2, it is possible to adjust the voltage based on the wafer manufacturing process. Fluctuations in threshold values can be accommodated, and the yield of integrated circuits can be improved.
本発明の一実施例を第３図および第４図にしたがって説
明する。An embodiment of the present invention will be described with reference to FIGS. 3 and 4.
第３図において１図中、２はエンハンスメント型ＦＥＴ
、３はデプレッション型ＦＥＴ、４は入力端子、５は出
力端子、６は負の電源に接続されるバイアス回路として
機能するエンハンスメント型ＦＥＴで、エンハンスメン
ト型ＦＥＴ２とは同一のプロセスで作られたものである
。このエンハンスメント型ＦＥＴ６は、ゲートとソース
が接続され、一種の定電流源として働く。In Figure 3, 2 in Figure 1 is an enhancement type FET.
, 3 is a depletion type FET, 4 is an input terminal, 5 is an output terminal, and 6 is an enhancement type FET that functions as a bias circuit connected to a negative power supply, and is made in the same process as enhancement type FET 2. be. This enhancement type FET 6 has its gate and source connected, and functions as a type of constant current source.
したがって、エンハンスメント型ＦＥＴ２とエンハンス
メント型ＦＥＴ６とはしきい値は同一であり、しきい値
の変化も同一であるため、エンハンスメント型ＦＥＴ２
とエンハンスメント型ＦＥＴ６のしきい値が正常で正側
にある場合には、エンハンスメント型ＦＥＴ６はオフ状
態であるから。Therefore, since the enhancement type FET2 and the enhancement type FET6 have the same threshold value and the change in the threshold value is also the same, the enhancement type FET2
If the threshold value of the enhancement type FET 6 is normal and on the positive side, the enhancement type FET 6 is in an off state.
バイアス回路として作用せず、エンハンスメント型ＦＥ
Ｔ２のゲートは負にバイアスされない。Enhancement type FE that does not act as a bias circuit
The gate of T2 is not negatively biased.
しかし、ＦＢＴのしきい値が負にシフトした場合には、
エンハンスメント型ＦＥＴ２と６とは同じようにシフト
するのでエンハンスメント型ＦＥＴ６はバイアス回路と
して作用し、エンハンスメント型ＦＥＴに負電圧が加わ
り、このため、入力端子４にＯレベルの論理信号が入力
されてもエンハンスメント型ＦＥＴ２がオンすることは
ない。However, if the FBT threshold shifts negatively,
Since enhancement type FETs 2 and 6 shift in the same way, enhancement type FET 6 acts as a bias circuit, and a negative voltage is applied to the enhancement type FET. Therefore, even if an O level logic signal is input to input terminal 4, enhancement Type FET2 is never turned on.
そして、入力レベルが正になってはじめてエンハンスメ
ント型ＦＥＴ２に電流が流れるので出力端子５における
出力レベル変化は、第４図に図示した正常なしきい値の
時とほとんど同じとなる。Since current flows through the enhancement type FET 2 only when the input level becomes positive, the change in the output level at the output terminal 5 is almost the same as at the normal threshold value shown in FIG.
本発明によれば、ＤＣＦＬ基本論理素子で構成された集
積回路における製造上の問題に基因する特性のバラツキ
が簡単に補正され、特性の揃った論理素子を有する集積
回路とすることができ、集積回路の製造上の歩留りを向
上させることができた。According to the present invention, variations in characteristics due to manufacturing problems in an integrated circuit configured with DCFL basic logic elements can be easily corrected, and an integrated circuit having logic elements with uniform characteristics can be obtained. It was possible to improve the yield in manufacturing circuits.
第１図は本発明の原理説明図、第２図は本発明の詳細な
説明するＥ−ＦＥＴの特性図、第３図は本発明の詳細な
説明図、第４図は本発明の一実施例におけるＥ−ＦＥＴ
の入出力特性図、第５図は従来例におけるＤＣＦＬ基本
論理素子説明図。
第６図は従来例におけるＥ−ＦＥＴの入出力特性図であ
る。
図中。
１・・・バイアス回路
２・・・エンハンスメント型ＦＥＴ
（Ｅ−ＦＥＴで表わす）
３・・・デプレッション型ＦＥＴ
（Ｄ−ＦＥＴで表わす）
４・・・入力端子
５・・・出力端子
６・・・エンハンスメント型Ｆ ＥＴ
（Ｅ−ＦＥＴで表わす）Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a characteristic diagram of an E-FET explaining the present invention in detail, Fig. 3 is a detailed explanatory diagram of the present invention, and Fig. 4 is an embodiment of the present invention. E-FET in example
FIG. 5 is an explanatory diagram of a DCFL basic logic element in a conventional example. FIG. 6 is an input/output characteristic diagram of an E-FET in a conventional example. In the figure. 1... Bias circuit 2... Enhancement type FET (represented by E-FET) 3... Depression type FET (represented by D-FET) 4... Input terminal 5... Output terminal 6... Enhancement type FET (expressed as E-FET)
Claims (1)
ＥＴ（２）とからなるＤＣＦＬ基本論理素子で構成され
た集積回路において、 エンハンスメント型ＦＥＴ（２）のゲートに、負の電源
に接続されるバイアス回路（１）を設け、しきい値の変
動を補正可能にしたことを特徴とするＤＣＦＬ基本論理
素子で構成された集積回路。[Claims] Depletion type FET (3) and enhancement type FET
In an integrated circuit composed of a DCFL basic logic element consisting of an ET (2), a bias circuit (1) connected to a negative power supply is provided at the gate of the enhancement type FET (2) to prevent fluctuations in the threshold value. An integrated circuit comprising a DCFL basic logic element, which is capable of correction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061193A JPH01233914A (en) | 1988-03-15 | 1988-03-15 | Integrated circuit comprising dcfl basic logic element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061193A JPH01233914A (en) | 1988-03-15 | 1988-03-15 | Integrated circuit comprising dcfl basic logic element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233914A true JPH01233914A (en) | 1989-09-19 |
Family
ID=13164088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061193A Pending JPH01233914A (en) | 1988-03-15 | 1988-03-15 | Integrated circuit comprising dcfl basic logic element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233914A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033909A1 (en) * | 2009-09-16 | 2011-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic device including the display device |
-
1988
- 1988-03-15 JP JP63061193A patent/JPH01233914A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033909A1 (en) * | 2009-09-16 | 2011-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic device including the display device |
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