JPH01228229A - Frame synchronizing system - Google Patents

Frame synchronizing system

Info

Publication number
JPH01228229A
JPH01228229A JP8854671A JP5467188A JPH01228229A JP H01228229 A JPH01228229 A JP H01228229A JP 8854671 A JP8854671 A JP 8854671A JP 5467188 A JP5467188 A JP 5467188A JP H01228229 A JPH01228229 A JP H01228229A
Authority
JP
Japan
Prior art keywords
frame synchronization
elastic
input signal
signal
output signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8854671A
Other languages
Japanese (ja)
Inventor
Hiroshi Yamashita
山下 廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8854671A priority Critical patent/JPH01228229A/en
Publication of JPH01228229A publication Critical patent/JPH01228229A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To automatically recover a state to a normal state by taking majority by using three elastic memories. CONSTITUTION:The three elastic memories 2 are arranged in parallel, and a comparator 3 and a selector 4 are provided, A digital input signal 5 transmitted from an opposite device in an arbitrary frame phase is received, and the frame synchronization of the input signal 5 is established by a frame synchronization circuit 1, and a frame synchronization signal 6 is outputted. The input signal 5 is written on each of the three elastic memories 2 which receive the same control by the frame synchronization signal 6, respectively. Three output signals 7 read out from the elastic memories 2 are compared by the comparator 3, then, coincidence/noncoincidence is detected. And the majority of detected results is taken by the selector 4, and either the three output signals 7 is selected, then, is outputted as an output signal 8.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ通信分野に利用される。[Detailed description of the invention] [Industrial application field] The present invention is utilized in the field of digital data communications.

本発明はディジタルデータ通信分野において、任意の位
相で到達するディジタル信号を装置内の基準フレーム位
相に変換するエラスティックメモリを有するフレーム同
期方式に関する。
The present invention relates, in the field of digital data communications, to a frame synchronization system having an elastic memory that converts a digital signal arriving at an arbitrary phase into a reference frame phase within a device.

〔概要〕〔overview〕

本発明は、入力信号の位相を装置内の基準フレーム位相
に変換するエラスティックメモリを有するフレーム同期
方式において、 前記エラスティックメモリを3個並列して配設し、それ
ら出力信号の一致不一致を検出し、検出した結果の多数
決により、三つの前記出力信号のうちのいずれか一つを
出力信号とすることにより、たとえ、1個のエラスティ
ックメモリが故障しても自動的に正常に復旧できるよう
にしたものである。
The present invention provides a frame synchronization method having an elastic memory that converts the phase of an input signal into a reference frame phase within the device, in which three of the elastic memories are arranged in parallel, and coincidence and mismatch of their output signals is detected. However, by selecting one of the three output signals as the output signal based on a majority vote of the detected results, even if one elastic memory fails, it can be automatically restored to normal state. This is what I did.

〔従来の技術〕[Conventional technology]

従来のフレーム同期方式では、エラスティックメモリを
1個用いて装置内位相への変換を行っていた。
In the conventional frame synchronization method, one elastic memory was used to perform the conversion to the internal phase of the device.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述した従来のフレーム同期方式は、エラスティックメ
モリ内のセルの故障等に対して、異常を通知することは
可能であるが、エラスティックメモリの交換等を行わな
い限り復旧できない欠点があった。
The above-described conventional frame synchronization method can notify an abnormality in case of a failure of a cell in an elastic memory, but has the drawback that it cannot be recovered unless the elastic memory is replaced.

本発明の目的は、前記の欠点を除去することにより、エ
ラスティックメモリが故障しても自動的に正常状態に復
旧できるフレーム同期方式を提供することにある。
An object of the present invention is to provide a frame synchronization method that can automatically restore the normal state even if the elastic memory fails by eliminating the above-mentioned drawbacks.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、入力信号の位相を装置内の基準フレーム位相
に変換するエラスティックメモリを含むフレーム同期方
式において、前記エラスティックメモリは3個それぞれ
並列して配設され、各エラスティックメモリの出力信号
の一致および不一致を検出する比較手段と、前記比較手
段における検出結果により多数決で前記出力信号のうち
のいずれか一つを出力する選択手段とを含むことを特徴
とする。
The present invention provides a frame synchronization method including an elastic memory that converts the phase of an input signal into a reference frame phase within the device, in which three elastic memories are arranged in parallel, and the output signal of each elastic memory is and a selection means for outputting one of the output signals by majority vote based on the detection result of the comparison means.

〔作用〕[Effect]

エラスティックメモリを3個並列して配設し、比較手段
により、各エラスティックメモリからの三つの出力信号
の一致不一致を検出する。そして選択手段は、検出結果
について多数決をとり、三つの前記出力信号のうちのい
ずれか一つを出力信号として出力する。
Three elastic memories are arranged in parallel, and a comparison means detects whether or not the three output signals from each elastic memory match. Then, the selection means takes a majority vote on the detection results and outputs any one of the three output signals as an output signal.

従って、たとえ、1個のエラスティックメモリが故障し
ても、他のエラスティックメモリに切り替えられ、自動
的に正常状態に復旧することが可能となる。
Therefore, even if one elastic memory fails, it is possible to switch to another elastic memory and automatically restore the normal state.

〔実施例〕〔Example〕

以下、本発明の実施例について図面を参照して言凭明す
る。
Hereinafter, embodiments of the present invention will be explained with reference to the drawings.

図は本発明の一実施例の要部を示すブロック構成図であ
る。
The figure is a block diagram showing the main parts of an embodiment of the present invention.

本実施例は、入力信号5のフレーム同期を確立しフレー
ム同期信号6を出力するフレーム同期回路1と、フレー
ム同期信号6により入力信号5の位相を装置内の基準フ
レーム位相に変換する3個のエラスティックメモリ2と
、各エラスティックメモリ2の出力信号7の一致および
不一致を検出する比較手段としてのコンパレータ3と、
コンパレータ3における検出結果により多数決で三つの
出力信号7のうちのいずれか一つを出力信号8として出
力する選択手段としてのセレクタ4とを含んでいる。
This embodiment includes a frame synchronization circuit 1 that establishes frame synchronization of an input signal 5 and outputs a frame synchronization signal 6, and three circuits that convert the phase of the input signal 5 into a reference frame phase within the device using the frame synchronization signal 6. an elastic memory 2 and a comparator 3 as a comparison means for detecting coincidence or mismatch between the output signal 7 of each elastic memory 2;
It includes a selector 4 as a selection means that outputs any one of the three output signals 7 as an output signal 8 based on a majority vote based on the detection result of the comparator 3.

本発明の特徴は、図において、エラスティックメモリ2
を3個並列して配設し、コンパレータ3およびセレクタ
4を設けたことにある。
The feature of the present invention is that in the figure, elastic memory 2
The reason is that three of them are arranged in parallel, and a comparator 3 and a selector 4 are provided.

次に、本実施例の動作について説明する。対向装置から
任意のフレーム位相で送信されたディジタルな入力信号
5を受信し、フレーム同期回路1により、入力信号5の
フレーム同期を確立しフレーム同期信号6を出力する。
Next, the operation of this embodiment will be explained. A digital input signal 5 transmitted with an arbitrary frame phase from the opposite device is received, a frame synchronization circuit 1 establishes frame synchronization of the input signal 5, and outputs a frame synchronization signal 6.

入力信号5はフレーム同期信号6により同一の制御を受
ける三つのエラスティックメモリ2にそれぞれ書き込ま
れる。
The input signal 5 is written into each of the three elastic memories 2 which are under the same control by the frame synchronization signal 6.

各エラスティックメモリ2から読み出された三つの出力
信号7は、コンパレータ3により比較され、一致および
不一致が検出される。そして、セレクタ4により検出結
果の多数決がとられ、三つの出力信号7のうちのいずれ
か一つが選択され出力信号8として出力される。
The three output signals 7 read from each elastic memory 2 are compared by a comparator 3 to detect coincidence and mismatch. Then, the selector 4 takes a majority vote of the detection results, and one of the three output signals 7 is selected and output as the output signal 8.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、エラスティックメモリ
を3個使用することにより、あるエラスティックメモリ
が故障した場合に、正常に動作している別のエラスティ
ックメモリに切り換えることができ、自動的に正常状態
に復旧できる効果がある。
As explained above, the present invention uses three elastic memories, so that when one elastic memory fails, it can be automatically switched to another elastic memory that is operating normally. This has the effect of restoring normal conditions.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明一実施例の要部を示すブロック構成図。 1・・・フレーム同期回路、2・・・エラスティックメ
モリ、3・・・コンパレータ、4・・・セレクタ、5・
・・入力信号、6・・・フレーム同期信号、7・・・(
エラスティックメモリの)出力信号、訃・・出力信号。
The figure is a block diagram showing the main parts of an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Frame synchronization circuit, 2... Elastic memory, 3... Comparator, 4... Selector, 5...
...Input signal, 6...Frame synchronization signal, 7...(
Elastic memory) output signal, ... output signal.

Claims (1)

【特許請求の範囲】 1、入力信号の位相を装置内の基準フレーム位相に変換
するエラスティックメモリを含むフレーム同期方式にお
いて、 前記エラスティックメモリ(2)は3個それぞれ並列し
て配設され、 各エラスティックメモリの出力信号の一致および不一致
を検出する比較手段(3)と、 前記比較手段における検出結果により多数決で前記出力
信号のうちのいずれか一つを出力する選択手段(4)と を含むことを特徴とするフレーム同期方式。
[Claims] 1. In a frame synchronization method including an elastic memory that converts the phase of an input signal into a reference frame phase within the device, three elastic memories (2) are arranged in parallel, Comparing means (3) for detecting coincidence and mismatch of output signals of each elastic memory; and selecting means (4) for outputting one of the output signals by majority vote based on the detection result of the comparing means. A frame synchronization method characterized by including.
JP8854671A 1988-03-08 1988-03-08 Frame synchronizing system Pending JPH01228229A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8854671A JPH01228229A (en) 1988-03-08 1988-03-08 Frame synchronizing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8854671A JPH01228229A (en) 1988-03-08 1988-03-08 Frame synchronizing system

Publications (1)

Publication Number Publication Date
JPH01228229A true JPH01228229A (en) 1989-09-12

Family

ID=12977242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8854671A Pending JPH01228229A (en) 1988-03-08 1988-03-08 Frame synchronizing system

Country Status (1)

Country Link
JP (1) JPH01228229A (en)

Similar Documents

Publication Publication Date Title
JPH06149605A (en) Fault-tolerant computer system
JPH01228229A (en) Frame synchronizing system
JP2518517B2 (en) Communication bus monitoring device
JP3627545B2 (en) CPU abnormality detection method
JPH05204692A (en) Failure detecting/separating system for information processor
JP2551666B2 (en) Clock supply switching circuit
JPH05227056A (en) Alarm detection system for redundant constitution circuit
JP2643578B2 (en) Self-diagnosis circuit
JPS63240145A (en) Digital signal transmission system
JPS63233378A (en) Fault detecting apparatus
JPH05235887A (en) Uninterruptible clock changeover device
JPH08149115A (en) Uninterruptible memory slip alarm detection circuit
JPH04350730A (en) Duplexing circuit
JP2001166884A (en) Fault detector for analog multiplexer
JPH02134939A (en) Input data synchronizing circuit
JPS61262853A (en) Highly reliable computer
JPS63301698A (en) Polling monitor device
JPH02177619A (en) System switching system
JPH02171845A (en) Bus system
JPH04137943A (en) Data transmission system
JPS6323434A (en) Redundancy switching system
JPS59127449A (en) Data transmitter
JPH06161911A (en) Data transfer system
JPS59161144A (en) Frame synchronizing circuit
JPH023220B2 (en)