JPH01222364A - Digital signal processor - Google Patents
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- JPH01222364A JPH01222364A JP4576388A JP4576388A JPH01222364A JP H01222364 A JPH01222364 A JP H01222364A JP 4576388 A JP4576388 A JP 4576388A JP 4576388 A JP4576388 A JP 4576388A JP H01222364 A JPH01222364 A JP H01222364A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタル信号処理装置、より具体的にはデジタ
ル信号処理プロセッサを用いたデジタル信号処理装置に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital signal processing device, and more specifically to a digital signal processing device using a digital signal processor.
（従来の技術）
汎用デジタル信号処理プロセッサ（ＤＳＰ ：Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）は、たと
えば信号処理に伴なうプログラムを格納するプログラム
ＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｓ＋ｏｒｙ） 、演
算結果を一時格納するデータＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ） 、乗算を行なう乗算器お
よび演算を行なう論理演算ユニットなどを中心に構成さ
れている。汎用デジタル信号処理プロセッサは、演算命
令、転送命令および分岐命令などが使用可能であり、こ
れらを組み合わせて信号処理手順をプログラムＲＯＭに
プログラミングすることで各種の信号処理を行なうこと
ができる。また、汎用デジタル信号処理プロセッサのな
かには、外付はプログラム・メモリにプログラムを格納
し、このプログラムに従い信号処理を実行させることが
可能なものもある。(Prior technology) General-purpose digital signal processing processor (DSP: Digi
tal Signal Processor) includes, for example, a program ROM (Read Only Mess+ory) that stores programs associated with signal processing, and a data RAM (Random A) that temporarily stores calculation results.
It is mainly composed of a multiplier that performs multiplication, a logic operation unit that performs operations, and the like. A general-purpose digital signal processing processor can use arithmetic instructions, transfer instructions, branch instructions, etc., and can perform various signal processing by combining these instructions and programming signal processing procedures into a program ROM. Furthermore, some general-purpose digital signal processors are capable of storing a program in an external program memory and executing signal processing according to this program.
デジタル信号処理装置は、複数の汎用デジタル信号処理
プロセッサを用いることにより、１チツプの信号処理プ
ロセッサで処理できない信号を処理することができる。By using a plurality of general-purpose digital signal processing processors, a digital signal processing device can process signals that cannot be processed by a single chip signal processing processor.
この装置を構成するそれぞれの汎用デジタル信号処理プ
ロセッサのプログラムＲＯＭには、所定の信号処理を実
行するプログラムが格納されている。そして、これらプ
ロセッサがたとえば直列に接続され、タイミング回路で
各プロセッサの同期がとられデジタル信号処理が実行さ
れる。A program for executing predetermined signal processing is stored in a program ROM of each general-purpose digital signal processing processor that constitutes this device. These processors are connected in series, for example, and each processor is synchronized by a timing circuit to perform digital signal processing.
（発明が解決しようとする課題）
しかしながらこの従来のデジタル信号処理装置では、あ
らかじめ所定の信号処理を目的としてデジタル信号処理
プロセッサが固定的にプログラミングされている。所定
の信号処理に合わせて各デジタル信号処理プロセッサの
処理体系が確立され、デジタル信号処理装置のシステム
が確立されているため、信号処理プログラムの変更、分
散処理体系の変更およびデジタル信号処理プロセッサの
増設などが容易に行なえないという問題点があった。(Problems to be Solved by the Invention) However, in this conventional digital signal processing device, the digital signal processing processor is fixedly programmed in advance for the purpose of predetermined signal processing. Since the processing system of each digital signal processing processor has been established in accordance with the specified signal processing, and the system of digital signal processing equipment has been established, it is necessary to change the signal processing program, change the distributed processing system, and add more digital signal processing processors. There was a problem that this could not be done easily.
本発明はこのような従来技術の欠点を解消し、汎用性に
優れたデジタル信号処理装置を提供することを目的とす
る。It is an object of the present invention to eliminate such drawbacks of the prior art and provide a digital signal processing device with excellent versatility.
（課題を票決するための手段）
本発明は上述の課題を解決するために、入力した信号に
デジタル信号処理を施し出力するデジタル信号処理装置
は、入力した信号を信号処理プログラムに従って処理す
るデジタル信号処理プロセッサ、および信号処理プログ
ラムが記憶される命令記憶部をそれぞれ有する複数の信
号処理手段と、外部装置より送られてくる信号処理プロ
グラムを複数の信号処理手段に選択的に転送するインタ
フェース手段と、複数の信号処理手段を所定の手順に従
って起動制御する起動制御手段と、起動制御手すの起動
制御により複数の信号処理手段のうちの１つで処理され
た信号を記憶し、複数の信号処理手段のうちの該信号を
次に処理する信号処理手段に引き渡す共通記憶手段とを
有し、複数の信号処理手段はそれぞれ、起動制御手段に
より起動制御され、入力した信号の処理を命令記憶部に
記憶された信号処理プロ、ダラムに従って実行すること
により、汎用的にデジタル信号処理が可能である。(Means for voting on issues) In order to solve the above-mentioned issues, the present invention provides a digital signal processing device that performs digital signal processing on an input signal and outputs a digital signal that processes the input signal according to a signal processing program. a plurality of signal processing means each having a processing processor and an instruction storage section in which a signal processing program is stored; an interface means for selectively transferring a signal processing program sent from an external device to the plurality of signal processing means; activation control means for controlling activation of the plurality of signal processing means according to a predetermined procedure; and a plurality of signal processing means for storing a signal processed by one of the plurality of signal processing means through activation control of the activation control hand. a common storage means for passing the signal to the signal processing means to be processed next; each of the plurality of signal processing means is activated and controlled by the activation control means, and the processing of the input signal is stored in the instruction storage section. By executing the signal processing program according to Durham, general-purpose digital signal processing is possible.
（作 用）
本発明によれば、起動制御手段により入力信号線が接続
されている信号処理手段が起動されると、この信号処理
手段は、入力信号線より処理する信号を入力し、命令記
憶部にダウンロードされた信号処理プログラムに従い信
号処理を実行する。そして信号処理が終了すると、処理
した信号データを共通記憶手段に記憶する。起動制御手
段が次に信号処理を実行する信号処理手段を起動すると
、起動された信号処理手段は、共通記憶手段に記憶され
た信号データを読み出し、この信号処理手段の命令記憶
部に記憶された信号処理プログラムに従って信号処理を
実行する。そして処理した信号データを共通記憶手段に
記憶する。同様にして順次信号処理手段で信号が処理さ
れ、最後の信号処理手段の信号処理が終了すると、この
信号処理手段で処理した信号が出力される。(Function) According to the present invention, when the signal processing means to which the input signal line is connected is activated by the activation control means, the signal processing means inputs the signal to be processed from the input signal line and stores the command. Execute signal processing according to the signal processing program downloaded to the unit. When the signal processing is completed, the processed signal data is stored in the common storage means. When the activation control means next activates the signal processing means that executes signal processing, the activated signal processing means reads out the signal data stored in the common storage means and stores the signal data in the command storage section of this signal processing means. Execute signal processing according to the signal processing program. The processed signal data is then stored in the common storage means. Similarly, signals are sequentially processed by the signal processing means, and when the signal processing by the last signal processing means is completed, the signal processed by this signal processing means is output.
（実施例）
次に添付図面を参照して本発明によるデジタル信号処理
装置の実施例を詳細に説明する。(Example) Next, an example of a digital signal processing device according to the present invention will be described in detail with reference to the accompanying drawings.
第１図を参照すると、エコー・キャンセラ、データ符号
化、データ圧縮および高速モデムなどのデータ通信分野
、音声合成、音声分析および音声認識などの音声・信号
処理分野、パターン認識１画像信号変換、画像信号符号
化、画像信号圧縮および画質改善などの画像処理分野、
ＮＧ、ロボットおよびセンサーサーボ系の制御などの高
速制御分野などあらゆる分野の各種デジタル信号処理に
適用可能な本発明によるデジタル信号処理装置の実施例
が示されている。Referring to Figure 1, data communication fields such as echo cancellers, data encoding, data compression and high-speed modems, voice and signal processing fields such as voice synthesis, voice analysis and voice recognition, pattern recognition, image signal conversion, image Image processing fields such as signal coding, image signal compression and image quality improvement,
Embodiments of the digital signal processing device according to the present invention are shown, which can be applied to various digital signal processing in all fields including high-speed control fields such as control of NG, robots, and sensor servo systems.
ホストコンピュータｌはデジタル信号処理に伴う信号処
理プログラム、制御プログラムおよび起動信号のタイミ
ング情報などをデジタル信号処理装置５にダウンロード
する情報処理装置である。The host computer 1 is an information processing device that downloads a signal processing program associated with digital signal processing, a control program, timing information of a start signal, etc. to the digital signal processing device 5.
コンピュータｌは信号線１２０を介してデジタル信号処
理装置５に接続されている。The computer l is connected to the digital signal processing device 5 via a signal line 120.
デジタル信号処理装置５は、インタフェース２０、バス
競合制御部２２、信号処理プロセッサ起動回路２４、共
通メモリ２６および複数ｎ個の信号処理部３により構成
されている。信号処理部３は、汎用デジタル信号処理プ
ロセッサ３０、インストラクションＲＡＭ ３２および
データＲＡＭ ３４により構成されている。各信号処理
部３にはＤＳＰＩ−ＤＳＰｎまでのいずれかの汎用デジ
タル信号処理プロセッサ３０がそれぞれ配設されている
。The digital signal processing device 5 includes an interface 20, a bus contention control section 22, a signal processing processor startup circuit 24, a common memory 26, and a plurality of n signal processing sections 3. The signal processing section 3 includes a general-purpose digital signal processor 30, an instruction RAM 32, and a data RAM 34. Each signal processing section 3 is provided with one of general-purpose digital signal processing processors 30 from DSPI to DSPn.
インタフェース２０．バス競合制御部２２．信号処理プ
ロセッサ起動回路２４、共通メモリ２６および複数の信
号処理部３は共通バス１００に接続されている。また、
ＤＳＰＩのプロセッサ３０は、第１番目に信号処理を行
なうプロセッサであり、入力信号線１４０を介し信号処
理を行なう入力信号を所定の外部装置（図示せず）より
入力する。さらに、 ＤＳＰｎのプロセッサ３０は最後
に信号処理を行なうプロセッサであり、このプロセッサ
３０で処理された信号は出力１５０を介し所定の外部装
置に出力される。Interface 20. Bus contention control unit 22. The signal processing processor starting circuit 24, the common memory 26, and the plurality of signal processing units 3 are connected to a common bus 100. Also,
The DSPI processor 30 is a processor that performs signal processing first, and receives an input signal for signal processing from a predetermined external device (not shown) via an input signal line 140. Furthermore, the processor 30 of the DSPn is the last processor that performs signal processing, and the signal processed by this processor 30 is output to a predetermined external device via an output 150.
インタフェース２０は、信号線１２０を介しホストコン
ピュータｌに接続され、コンピュータ１から信号処理部
３．共通メモリ２Ｂおよび信号処理プロセッサ起動回路
２４へのアクセスの方向制御をする回路である。すなわ
ちインタフェース２０は、コンピュータｌから送られて
くる信号処理プログラム、制御プログラムおよび起動信
号のタイミング情報などが信号処理部３、信号処理プロ
セッサ起動回路２４および共通メモリ２Ｂで確実に受信
できるよう制御する。The interface 20 is connected to the host computer l via a signal line 120, and is connected to the signal processing unit 3. This circuit controls the direction of access to the common memory 2B and the signal processing processor startup circuit 24. That is, the interface 20 controls so that the signal processing program, control program, timing information of the activation signal, etc. sent from the computer 1 can be reliably received by the signal processing section 3, the signal processing processor activation circuit 24, and the common memory 2B.
バス競合制御部２２は、各信号処理部３のプロセッサ３
Ｇが共通メモリ２Ｂにアクセスするときにデータの衝突
が発生しないようにバス１００の競合制御を行なう制御
回路である。The bus contention control unit 22 controls the processor 3 of each signal processing unit 3.
This is a control circuit that performs contention control on the bus 100 so that data collision does not occur when G accesses the common memory 2B.
信号処理プロセッサ起動回路２４は、その内部にＲＡＭ
を有し、これにコンピュータ１から送られてくる制御プ
ログラムがダウンロードされる。起動回路２４は、この
プログラムに従って信号処理装置５の各構成要素の制御
を行なう、起動回路２４の内蔵ＲＡＭにはまた。コンピ
ュータｌより送られてくる起動信号のタイミング情報が
ダウンロードされる。そして、起動回路２４は、この起
動信号を周期的に読み出し、所定のタイミングで該当す
る信号処理プロセッサ３０に供給する。各信号処理プロ
セッサ３０は、この起動信号により処理する信号データ
の入力または処理した信号データの出力を行なう。The signal processing processor startup circuit 24 has internal RAM.
The control program sent from the computer 1 is downloaded to this. The startup circuit 24 also has a built-in RAM that controls each component of the signal processing device 5 according to this program. The timing information of the activation signal sent from computer l is downloaded. Then, the activation circuit 24 periodically reads out this activation signal and supplies it to the corresponding signal processing processor 30 at a predetermined timing. Each signal processor 30 inputs signal data to be processed or outputs processed signal data in response to this activation signal.
共通メモリ２Ｂは、ＲＡＭで構成され、これに各信号処
理部３で処理された信号データが出し入れされる。共通
メモリ２Ｂは、各信号処理プロセッサ３０間または信号
処理プロセッサ３０とコンピュータ１間のデータの通信
を媒介する。The common memory 2B is composed of a RAM, into which signal data processed by each signal processing section 3 is input and output. The common memory 2B mediates data communication between each signal processing processor 30 or between the signal processing processor 30 and the computer 1.
インストラクションＲＡＮ ３２は、バス１００ ニ接
続され、コンピュータ１からデジタル信号処理プロセッ
サ３０が信号処理を実行するための命令、すなわち信号
処理プログラムを入力し、これを記憶する回路である。The instruction RAN 32 is a circuit that is connected to the bus 100, receives instructions from the computer 1 for the digital signal processor 30 to execute signal processing, that is, a signal processing program, and stores the instructions.
信号処理プロセッサ３０は、バス１００およびインスト
ラクションＲＡＭ ３２と接続され、インストラクショ
ンＲＡＭ ３２に格納されている命令に従ってデジタル
信号処理を行なう汎用プロセッサである。データＲＡＮ
３４は、プロセッサ３０の外付はメモリであり、信号
処理に伴ない処理途中のデータを一時これに記憶する。Signal processor 30 is a general-purpose processor that is connected to bus 100 and instruction RAM 32 and performs digital signal processing according to instructions stored in instruction RAM 32. data RAN
Reference numeral 34 denotes a memory externally attached to the processor 30, in which data that is being processed during signal processing is temporarily stored.
第２図には、２つの信号処理部３で構成されるデジタル
信号処理装置５の具体例が示されている。なお、同側で
は、入力信号線１４０にアナログ信号をデジタル信号に
変換するＡ／Ｄ変換回路１０、および出力信号線１５０
にデジタル信号をアナログ信号に変換するＤ／Ａ変換回
路１２が外付けされている。これらは外部装置がアナロ
グ信号を出力拳入力するため外付けされたものであり、
外部装置がデジタル信号を取り扱う場合には必要ない、
第３図には同実施例の信号処理シーケンスを示すシーケ
ンスチャートが示されている。第２図および第３図を用
いて動作を説明する。FIG. 2 shows a specific example of a digital signal processing device 5 composed of two signal processing sections 3. As shown in FIG. Note that on the same side, an A/D conversion circuit 10 for converting an analog signal into a digital signal is connected to the input signal line 140, and an output signal line 150 is connected to the input signal line 140.
A D/A conversion circuit 12 for converting digital signals into analog signals is externally attached. These are external devices that are used to output and input analog signals.
Not required when external equipment handles digital signals.
FIG. 3 shows a sequence chart showing the signal processing sequence of the same embodiment. The operation will be explained using FIGS. 2 and 3.
信号処理装置５でデジタル信号処理を行なう場合、ホス
トコンピュータ１は初めにｒＪｓｐ ｔの信号処理プロ
セッサ３０およびＤＳＰ２の信号処理プロセッサ３０を
リセット状態にする。そしてコンピュータｌは、それぞ
れの信号処理部３のインストラクションＲＡＭ ３２に
プロセッサ３０を動作させる所定の信号処理プログラム
を、またプロセッサ起動回路２４に処理装置５の各構成
要素を制御する制御プログラムおよび起動信号タイミン
グ情報をダウンロードする。ダウンロードが終了すると
、コンピュータ１はＤＳＰＩおよびＤＳＰ２のプロセッ
サ３ｏのリセットを解除する（２００） 。When the signal processing device 5 performs digital signal processing, the host computer 1 first resets the signal processing processor 30 of the rJsp t and the signal processing processor 30 of the DSP 2. The computer 1 stores a predetermined signal processing program for operating the processor 30 in the instruction RAM 32 of each signal processing unit 3, and stores a control program and activation signal timing for controlling each component of the processing device 5 in the processor startup circuit 24. Download information. When the download is completed, the computer 1 releases the reset of the processor 3o of the DSPI and DSP2 (200).
このリセット解除によりＤＳＰＩおよびＤＳＰ２のプロ
セッサ３０が動作状態になる。起動回路２４が割込み制
御により与えられる割込信号１１のトリガをＤＳＰ １
のプロセッサ３０に出力すると、このプロセッサ３゜は
Ａ／Ｄ変換回路ｌＯから入力信号線１４０を介してデジ
タル信号処理を行なう信号を取り込む（２０２） 。This reset release causes the processors 30 of DSPI and DSP2 to become operational. The starting circuit 24 triggers the interrupt signal 11 given by the interrupt control to the DSP 1.
The processor 30 takes in a signal for digital signal processing from the A/D conversion circuit 10 via the input signal line 140 (202).
モしてＤＳＰ １のプロセッサ３ｏは、インストラクシ
ョンＲＡＭ ３２に格納されたプログラムに従って入力
した信号の処理を行なう、このプロセッサ３ｏにより入
力した信号が処理されると、処理された信号データは起
動回路２４から出方された起動信号工２のトリガにより
共通メモリ２６に書き込まれる（２０４） 。The processor 3o of the DSP 1 processes the input signal according to the program stored in the instruction RAM 32. When the input signal is processed by the processor 3o, the processed signal data is sent from the startup circuit 24. The signal is written into the common memory 26 by the trigger of the activated signal engineer 2 (204).
起動信号Ｉ３が起動回路２４より出方されると、ＤＳＰ
２のプロセッサ３ｏは共通メモリ２６に書き込まれた信
号を取り込む（２０Ｂ） 、そして、このプロセッサ３
０は、これのインストラクションＲＡＮ ３２に記憶さ
れたプログラムに従い信号処理を実行する。When the activation signal I3 is output from the activation circuit 24, the DSP
The second processor 3o takes in the signal written in the common memory 26 (20B), and this processor 3
0 executes signal processing according to a program stored in its instruction RAN 32.
起動回路２４より起動信号Ｉ４のトリガが出力されると
、 ＤＳＰ２のプロセッサ３０は出力信号線１５０を介
し処理した信号をＤ／Ａ変換回路１２に出力する。When the trigger signal I4 is output from the activation circuit 24, the processor 30 of the DSP 2 outputs the processed signal to the D/A conversion circuit 12 via the output signal line 150.
第４図には入力したデジタル信号を複数のデジタル信号
処理プロセッサ３０で同時に処理する並列処理型デジタ
ル信号処理装置６の処理体系例が示されている。すなわ
ち、同実施例ではＤＳＰ １〜ＤＳＰ４までの信号処理
プロセッサ３０を用い、信号処理を行なうデジタル信号
を入力線１４０から入力すると、この信号をＤＳＰＩ−
ＤＳＰ３のプロセッサ３ｏで分散処理した後、これらプ
ロセッサ３０で処理した信号をＤＳＰ４で統括処理して
信号線１５０より出力する。FIG. 4 shows an example of a processing system of a parallel processing type digital signal processing device 6 in which input digital signals are simultaneously processed by a plurality of digital signal processing processors 30. That is, in this embodiment, the signal processing processors 30 from DSP 1 to DSP 4 are used, and when a digital signal for signal processing is input from the input line 140, this signal is sent to the DSPI-
After distributed processing is performed by the processor 3o of the DSP 3, the signals processed by these processors 30 are processed in a unified manner by the DSP 4 and output from the signal line 150.
同実施例ではこのように複数のプロセッサ３ｏで並列に
信号処理を実行するため、デジタル信号処理を高速化す
ることができる。In this embodiment, since signal processing is executed in parallel by a plurality of processors 3o, it is possible to speed up digital signal processing.
なお、同実施例では信号処理部３のインストラクション
ＲＡＭ ３２お、よびデータＲＡＭ ３４、インタフェ
ース２Ｇ、バス競合制御部２２、信号処理プロセッサ起
動回路２４．共通メモリ２８がデジタル信号処理装置６
の構成要素として記載されていない。In the same embodiment, the instruction RAM 32 and data RAM 34 of the signal processing section 3, the interface 2G, the bus contention control section 22, the signal processing processor starting circuit 24. Common memory 28 is digital signal processing device 6
is not listed as a component of
しかし、これらは同実施例の処理体系を明確化するため
に１図が複雑になるのを避ける目的で省略したのであり
、勿論これら要素は前述と同様に同実施例でも含まれる
。また、同実施例ではＤＳＰＩ〜ＤＳＰ３で並列に信号
処理を行なった後、ＤＳＰ４で統括処理を行なうとした
が、これに限定されるものではなく、たとえばＤＳＰＩ
−ＤＳＰｍで並列に信号処理を行なった後、ＤＪＰｓ◆
ｌで統括処理を行なうとしてもよい、また、入力した信
号を複数のプロセッサ３０で段階的に処理していき、最
終的に１つのプロセッサ３０が信号処理を行ない、出力
線１５０に処理した信号を出力するとしてもよい。However, these elements have been omitted for the purpose of clarifying the processing system of the embodiment and to avoid complicating the figure, and of course these elements are included in the embodiment as well, as described above. In addition, in the same embodiment, after signal processing is performed in parallel in DSPI to DSP3, integrated processing is performed in DSP4, but the present invention is not limited to this.
- After performing signal processing in parallel with DSPm, DJPs◆
Alternatively, the input signal may be processed step by step by a plurality of processors 30, and finally one processor 30 performs the signal processing, and the processed signal is sent to the output line 150. It may also be output.
第５図には従来技術によるデジタル信号処理装置５０の
一例が示されている。同図に示すように信号処理装置５
０はＤＳＰＩ ＮＤＳＰ３までのデジタル信号処理プロ
セッサ３０およびタイミング回路８０により構成されて
いる。 ＤＳＰＩ〜ＤＳＰ３のプロセッサ３０は、直列
に接続され、タイミング回路８０より出力される同期信
号に同期してあらかじめ内蔵されているプログラムに従
い信号処理を実行する。このため、プロセッサ３０のプ
ログラムの変更、処理体系の変更および増設が簡単に行
なえないという欠点があった。FIG. 5 shows an example of a digital signal processing device 50 according to the prior art. As shown in the figure, the signal processing device 5
0 consists of a digital signal processor 30 up to DSPI NDSP3 and a timing circuit 80. The processors 30 of DSPI to DSP3 are connected in series and execute signal processing according to a pre-built-in program in synchronization with a synchronization signal output from a timing circuit 80. For this reason, there is a drawback that it is not easy to change the program of the processor 30, change the processing system, or expand the processor 30.
これに対してこれら実施例では、ホストコンピュータ１
よりインストラクションＲＡＭ ３２にプログラムをダ
ウンロードし、このプログラムに従ってそれぞれのデジ
タル信号処理プロセッサ３０が信号処理を実行する。こ
のため、プログラムの変更が簡単に行なえる。また、信
号処理プロセッサ起動回路２４の実行プログラムおよび
起動信号のタイミング情報もホストコンピュータｌより
ダウンロードされるため、デジタル信号処理装置の処理
体系の変更および信号処理部３の増設が簡単にでき、多
様な形態の分散処理が可能となる。さらに、各信号処理
部３の独立性が高いため、それぞれの信号処理部３の信
号処理プロセッサ３０で行なった演算結果のデータ収集
等が容易にでき、アルゴリズムの検証および開発などに
も最適である。In contrast, in these embodiments, the host computer 1
A program is downloaded to the instruction RAM 32, and each digital signal processor 30 executes signal processing according to this program. Therefore, the program can be easily changed. In addition, since the execution program of the signal processing processor startup circuit 24 and the timing information of the startup signal are also downloaded from the host computer, the processing system of the digital signal processing device can be easily changed and the signal processing section 3 can be added. This makes it possible to perform distributed processing in various formats. Furthermore, since each signal processing section 3 is highly independent, it is easy to collect data on the calculation results performed by the signal processing processor 30 of each signal processing section 3, making it ideal for algorithm verification and development. .
（発明の効果）
このように本発明によれば、デジタル信号処理プロセッ
サの信号処理プログラムが固定されていないため、各種
のデジタル信号処理に柔軟に対応できる。また様々な体
系の分散処理が可能となり、信号処理の高速化が可能と
なる。さらに、演算結果のデータ収拾などが容易にでき
、アルゴリズムの検証および開発に適用可能である。(Effects of the Invention) As described above, according to the present invention, since the signal processing program of the digital signal processor is not fixed, it is possible to flexibly respond to various types of digital signal processing. Furthermore, distributed processing of various systems becomes possible, and signal processing speed can be increased. Furthermore, data collection of calculation results can be easily performed, and it can be applied to algorithm verification and development.
第１図は本発明によるデジタル信号処理装置の実施例を
示す機能ブロック図。
第２図は、第１図に示したデジタル信号処理装置の具体
例を示す機能ブロック図。
第３図は、第２図に示したデジタル信号処理装置の動作
例を示すシーケンスチャート図、第４図は、入力したデ
ジタル信号を並列に分散処理するデジタル信号処理装置
の処理体系例を示す体系図、
第５図は従来のデジタル信号処理装置の機能ブロック図
である。
部 の符号の説
１、、、、ホストコンピュータ
３、、、、信号処理部
５．６０．デジタル信号処理装置
２Ｇ、、、、インタフェース
２２、、、、バス競合制御部
２４、、、、信号処理プロセッサ起動回路２Ｂ、 、
、 、共通メモリ
３０、 、 、 、デジタル信号処理プロセッサ３２、
、、、インストラクションＲＡＭ３４、、、、データＲ
ＡＭ
特許出願人 沖電気工業株式会社
代 理 人 番地 孝雄
丸山 隆夫
オタタ大ヒづり１１／）シーゲン′；Ａうに一ヒ第 ３
起FIG. 1 is a functional block diagram showing an embodiment of a digital signal processing device according to the present invention. FIG. 2 is a functional block diagram showing a specific example of the digital signal processing device shown in FIG. 1. FIG. 3 is a sequence chart diagram showing an example of the operation of the digital signal processing device shown in FIG. FIG. 5 is a functional block diagram of a conventional digital signal processing device. Description of codes for sections 1, . . ., host computer 3, . . ., signal processing section 5.60. Digital signal processing device 2G, , Interface 22, , Bus contention control unit 24, , Signal processing processor startup circuit 2B, ,
, , common memory 30 , , , digital signal processing processor 32 ,
, , Instruction RAM 34 , , Data R
AM Patent Applicant Oki Electric Industry Co., Ltd. Agent Address Takao Maruyama Takao Otata Daihizuri 11/) Seagen';
Wake up
Claims (1)
ジタル信号処理装置において、該装置は、 前記入力した信号を信号処理プログラムに従って処理す
るデジタル信号処理プロセッサ、および該信号処理プロ
グラムが記憶される命令記憶部をそれぞれ有する複数の
信号処理手段と、 外部装置より送られてくる前記信号処理プログラムを前
記複数の信号処理手段に選択的に転送するインタフェー
ス手段と、 前記複数の信号処理手段を所定の手順に従って起動制御
する起動制御手段と、 該起動制御手段の起動制御により前記複数の信号処理手
段のうちの１つで処理された信号を記憶し、該複数の信
号処理手段のうちの該信号を次に処理する信号処理手段
に引き渡す共通記憶手段とを有し、 前記複数の信号処理手段はそれぞれ、前記起動制御手段
により起動制御され、入力した信号の処理を前記命令記
憶部に記憶された信号処理プログラムに従って実行する
ことにより、汎用的にデジタル信号処理が可能であるこ
とを特徴とするデジタル信号処理装置。 ２、請求項１に記載の装置において、前記起動制御手段
は、データを指定場所に書き込め該書き込んだデータを
呼びだせるメモリを含み、前記外部装置より転送された
前記起動制御のタイミング情報を該メモリに記憶するこ
とにより、前記信号処理プロセッサの起動制御を任意に
変更可能なことを特徴とするデジタル信号処理装置。[Claims] 1. A digital signal processing device that performs digital signal processing on an input signal and outputs the resultant signal, the device comprising: a digital signal processing processor that processes the input signal according to a signal processing program; and the signal processing program. a plurality of signal processing means, each having an instruction storage section in which a command is stored; an interface means for selectively transferring the signal processing program sent from an external device to the plurality of signal processing means; and a plurality of signal processing means. activation control means for controlling activation of the means according to a predetermined procedure; and storing a signal processed by one of the plurality of signal processing means by the activation control of the activation control means; and a common storage means for passing the signal to the signal processing means to be processed next, and each of the plurality of signal processing means is activated and controlled by the activation control means, and stores the processing of the input signal in the instruction storage section. A digital signal processing device characterized in that it is capable of general-purpose digital signal processing by executing it according to a stored signal processing program. 2. The device according to claim 1, wherein the activation control means includes a memory capable of writing data to a specified location and recalling the written data, and stores timing information of the activation control transferred from the external device in the memory. A digital signal processing device, characterized in that startup control of the signal processing processor can be arbitrarily changed by storing data in the signal processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4576388A JPH01222364A (en) | 1988-03-01 | 1988-03-01 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4576388A JPH01222364A (en) | 1988-03-01 | 1988-03-01 | Digital signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222364A true JPH01222364A (en) | 1989-09-05 |
Family
ID=12728331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4576388A Pending JPH01222364A (en) | 1988-03-01 | 1988-03-01 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222364A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4042089A1 (en) * | 1989-12-28 | 1991-07-11 | Fuji Heavy Ind Ltd | CONTROL SYSTEM FOR A CONTINUOUSLY VARIABLE TRANSMISSION OF A FOUR-WHEEL MOTOR VEHICLE |
-
1988
- 1988-03-01 JP JP4576388A patent/JPH01222364A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4042089A1 (en) * | 1989-12-28 | 1991-07-11 | Fuji Heavy Ind Ltd | CONTROL SYSTEM FOR A CONTINUOUSLY VARIABLE TRANSMISSION OF A FOUR-WHEEL MOTOR VEHICLE |
| US5152191A (en) * | 1989-12-28 | 1992-10-06 | Fuji Jukogyo Kabushiki Kaisha | Control system of a continuously variable transmission for a four-wheel motor vehicle |
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