JPH0120461B2 - - Google Patents

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Publication number
JPH0120461B2
JPH0120461B2 JP58194851A JP19485183A JPH0120461B2 JP H0120461 B2 JPH0120461 B2 JP H0120461B2 JP 58194851 A JP58194851 A JP 58194851A JP 19485183 A JP19485183 A JP 19485183A JP H0120461 B2 JPH0120461 B2 JP H0120461B2
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JP
Japan
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input
signal line
data
key
output
Prior art date
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JP58194851A
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Japanese (ja)
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JPS6086655A (en
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Tsutomu Nakazawa
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数のマイクロプロセツサを用いた
装置に於いて、データの転送及びキー入力を行う
場合の並列接続方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a parallel connection method for data transfer and key input in a device using a plurality of microprocessors.

(ロ) 従来技術 通常、多数のキースイツチの閉成を検出する場
合、キースキヤン信号線とキー入力信号線とによ
つてマトリクスを形成し、その交点にキースイツ
チを配置することにより、少ない入出力端子数で
キーの検出を行つている。一方、複数のマイクロ
プロセツサを使用する装置では、そのマイクロプ
ロセツサ間でデータのやり取りを必要とする事が
多く、この場合には、データの転送を行う複数本
の信号線及び複数個の入出力端子が必要である。
従つて、多数のキーと複数のマイクロプロセツサ
を使用する装置では、キー入力とデータ転送のた
めに入出力端子が数多く使用されてしまうため、
他の制御等に使用できる入出力端子が制限されて
しまう不都合があつた。(b) Prior Art Normally, when detecting the closing of a large number of key switches, the number of input/output terminals can be reduced by forming a matrix with key scan signal lines and key input signal lines, and arranging key switches at the intersections of the matrix. is detecting the key. On the other hand, in devices that use multiple microprocessors, it is often necessary to exchange data between the microprocessors, and in this case, multiple signal lines and multiple input An output terminal is required.
Therefore, in devices that use multiple keys and multiple microprocessors, many input/output terminals are used for key input and data transfer.
There was an inconvenience that the input/output terminals that could be used for other controls were limited.

(ハ) 発明の目的 本発明は、上述した点に鑑みて為されたもので
あり、データを送出するためのデータ信号線とキ
ースキヤン信号線とを共通とし、データ信号線に
送出された信号の種類を示す制御信号線を備える
ことにより、マイクロプロセツサの使用入出力端
子数を減少することを目的とする。(C) Purpose of the Invention The present invention has been made in view of the above-mentioned points, and uses a common data signal line for transmitting data and a key scan signal line, and transmits signals transmitted to the data signal line. The purpose of this invention is to reduce the number of input/output terminals used in a microprocessor by providing a control signal line indicating the type.

(ニ) 発明の構成 本発明は、複数のマイクロプロセツサの入力端
子あるいは出力端子間に接続され、データの出力
を示すタイミング信号線と、データの受信を示す
返答用信号線と、データ信号を転送するデータ信
号線と、該データ信号線に送出された信号の種類
を示す制御信号線とを備えると共に、少なくとも
一個の前記マイクロプロセツサの入力端子に接続
されたキー入力信号線とを備え、前記データ信号
線とキー入力信号線とによりマトリクスを形成
し、その交点にキースイツチを配置することによ
り、前記データ信号線をデータ転送とキースキヤ
ンとに兼用する構成である。(d) Structure of the Invention The present invention provides a timing signal line that is connected between the input terminals or output terminals of a plurality of microprocessors and that indicates data output, a response signal line that indicates data reception, and a data signal line that is connected between input terminals or output terminals of a plurality of microprocessors. comprising a data signal line to be transferred, a control signal line indicating the type of signal sent to the data signal line, and a key input signal line connected to an input terminal of at least one of the microprocessors; The data signal line and the key input signal line form a matrix, and by arranging a key switch at the intersection of the matrix, the data signal line is used for both data transfer and key scanning.

(ホ) 実施例 第１図は、本発明の実施例を示す結線図であ
り、１はメインマイクロプロセツサ（以下メイン
CPUとする）、２はサブマイクロプロセツサ（以
下サブCPUとする）である。メインCPU１の端
子とサブCPU２の端子との間に於いて、出力端
子a0と入力端子a1′との間には、データが送出さ
れたことを示すタイミング信号線３が接続され、
出力端子a0′と入力端子a1との間には、データを
受信したことを示す返答用信号線４が接続され、
また、入出力端子b0〜b3と入出力端子b0′〜b3′と
の間にはデータの転送を行うためのデータ信号線
５が接続される。一方、入力端子c0〜c3にはキー
入力信号線６が接続され、キー入力信号線６とデ
ータ信号線５とはマトリクスが形成され、その交
点にはキースイツチ７が設けられる。同様に、サ
ブCPU２の入力端子c0′〜c3′にもデータ信号線５
とマトリクスを形成するキー入力信号線８が接続
され、そのマトリクスの交点にはキースイツチ９
が配置される。更に、入出力端子d0，d1と入出力
端子d0′，d1′との間には、データ信号線５に送出
された信号が、データ信号であるのか、あるい
は、キースイツチ７，９をスキヤンする信号であ
るのかを示す制御信号線１０が接続される。本実
施例に於いて、データ信号は４ビツトで並列転送
され、また、キースイツチ７，９は最大32個設け
ることができる。(E) Embodiment FIG. 1 is a wiring diagram showing an embodiment of the present invention, and 1 is a main microprocessor (hereinafter referred to as main microprocessor).
2 is a sub microprocessor (hereinafter referred to as sub CPU). Between the terminals of the main CPU 1 and the terminals of the sub CPU 2, a timing signal line 3 indicating that data has been sent is connected between the output terminal a0 and the input terminal a1 '.
A response signal line 4 indicating that data has been received is connected between the output terminal a0 ' and the input terminal a1 ,
Further, a data signal line 5 for transferring data is connected between the input/output terminals b 0 -b 3 and the input/output terminals b 0 '-b 3 '. On the other hand, key input signal lines 6 are connected to the input terminals c0 to c3 , the key input signal lines 6 and the data signal lines 5 form a matrix, and key switches 7 are provided at the intersections thereof. Similarly, the data signal line 5 is also connected to the input terminals c 0 ′ to c 3 ′ of the sub CPU 2.
A key input signal line 8 forming a matrix is connected to the key input signal line 8, and a key switch 9 is connected to the intersection of the matrix.
is placed. Further, between the input/output terminals d 0 , d 1 and the input/output terminals d 0 ′, d 1 ′, there is a connection between the input/output terminals d 0 , d 1 and the input/output terminals d 0 ′, d 1 ′. A control signal line 10 indicating whether the signal is to be scanned is connected. In this embodiment, the data signal is transferred in parallel in 4 bits, and a maximum of 32 key switches 7 and 9 can be provided.

第１図の如く接続されたメインCPU１及びサ
ブCPU２に於いて、データの転送及びキースキ
ヤンの動作は主にメインCPU１側で制御される。
第２図ａ，ｂは、メインCPU１にプログラムさ
れたデータの転送及びキースキヤンの動作を示す
フロー図である。 In the main CPU 1 and sub CPU 2 connected as shown in FIG. 1, data transfer and key scanning operations are mainly controlled by the main CPU 1 side.
FIGS. 2a and 2b are flowcharts showing the data transfer and key scanning operations programmed in the main CPU 1.

第２図ａ，ｂに於いて、データを転送する場
合、先ず、入出力端子b0〜b3に、転送すべき４ビ
ツトのデータを内部に設けられた記憶回路から取
り出し出力する。そして、データ信号線５に送出
された信号がデータであることを示すために、例
えば、入出力端子d0に“１”を出力し、入出力端
子d1に“０”を出力する。次に、データ転送の状
態にあることをサブCPU２に伝えるために、出
力端子a0から“１”を出力する。この状態で、サ
ブCPU２がデータを受信したことを示す信号が
印加される入力端子a1が“１”となつたか否か監
視し、“１”となつた場合には、出力端子a0を
“０”にしてデータの転送を終了する。尚、多数
のデータを転送する場合には、このデータ転送プ
ログラムを繰り返えして実行すれば良い。一方、
キースキヤンによつてキーの閉成を検出する場
合、先ず、データ信号線５に送出される信号がキ
ースキヤンのための信号であることを示すため
に、例えば、入出力端子d0に“０”を出力し、入
出力端子d1に“１”を出力する。次に、入出力端
子b0が“１”となり、b1〜b3が“０”となる信号
をデータ信号線５に出力し、キースキヤンの信号
が出力されていることサブCPU２に伝えるため
に出力端子a0から“１”を出力する。そして、キ
ースイツチ７の開閉状態を検出するために、入力
端子c0〜c3に印加されている信号を入力し、内部
の記憶回路等に取り込む。一方、サブCPU２は、
同様にしてキースイツチ９の開閉状態を取り込
み、その取り込みが終了すると、その終了を示す
ために返答用信号を“１”とするので、メイン
CPU１は、入力端子a1が“１”となつたか否か
監視する。そして、入力端子a1が“１”となる
と、出力端子a0を“０”とし、今度は、入出力端
子b1が“１”となりb0，b2〜b3が“０”となる信
号を出力し、以下同様の動作を行う。即ち、同じ
動作を４回繰り返えすことにより、入出力端子b0
〜b3の最下位ビツトから順次“１”が出力され、
キースキヤンが為されるのである。尚、このキー
スキヤンの場合には、キースイツチ７の開閉状態
は、メインCPU１に取り込まれ、キースイツチ
９の開閉状態はサブCPU２に取り込まれるが、
キースキヤンの後、データ転送ブログラムによつ
て、キースイツチ７の開閉データをサブCPU２
に転送して処理することも、また、その反対もで
きる。 In FIGS. 2a and 2b, when data is to be transferred, first, 4-bit data to be transferred is extracted from an internal storage circuit and output to input/output terminals b0 to b3 . Then, to indicate that the signal sent to the data signal line 5 is data, for example, "1" is output to the input/output terminal d0 , and "0" is output to the input/output terminal d1 . Next, in order to notify the sub CPU 2 that it is in the data transfer state, it outputs "1" from the output terminal a0 . In this state, the sub CPU 2 monitors whether or not the input terminal a 1 to which a signal indicating that it has received data has become "1" has become "1", and if it has become "1", the output terminal a 0 is Set it to “0” to end data transfer. Note that when transferring a large amount of data, this data transfer program may be repeatedly executed. on the other hand,
When detecting the closing of a key by key scanning, first, in order to indicate that the signal sent to the data signal line 5 is a signal for key scanning, for example, " 0 " is set to the input/output terminal d0. Outputs “1” to input/output terminal d1 . Next, a signal in which the input/output terminal b 0 becomes "1" and b 1 to b 3 become "0" is output to the data signal line 5 to inform the sub CPU 2 that the key scan signal is being output. Output “1” from output terminal a 0 . In order to detect the open/closed state of the key switch 7, the signals applied to the input terminals c0 to c3 are inputted and taken into an internal memory circuit or the like. On the other hand, sub CPU2 is
In the same way, the open/closed state of the key switch 9 is captured, and when the capture is completed, the response signal is set to "1" to indicate the completion.
The CPU 1 monitors whether the input terminal a1 becomes "1". Then, when the input terminal a 1 becomes "1", the output terminal a 0 becomes "0", and this time, the input/output terminal b 1 becomes "1" and b 0 , b 2 to b 3 become "0" A signal is output, and the same operation is performed thereafter. That is, by repeating the same operation four times, the input/output terminal b 0
~b “1” is output sequentially from the least significant bit of 3 ,
A key scan is performed. In the case of this key scan, the open/close state of the key switch 7 is taken into the main CPU 1, and the open/close state of the key switch 9 is taken into the sub CPU 2.
After the key scan, the data transfer program transfers the open/close data of the key switch 7 to the sub CPU 2.
It can be forwarded to and processed, and vice versa.

一方、第３図はサブCPU２にブログラムされ
たデータ入力及びキー入力の動作を示すフロー図
である。サブCPU２側では、データ信号線５に
送出される信号が転送されるデータ信号であるの
か、あるいは、キースキヤンのための信号である
のかを識別するために、入出力端子d0′，d1′の内
容が、d0′＝０，d1′＝１（即ち、キースキヤンの状
態）であるか、d0′＝１，d1′＝０（即ち、データ転
送の状態）であるかを判定する。このとき、
d0′＝１、d1′＝０（即ち、データ転送の状態）であ
ることを識別すると、メインCPU１がタイミン
グ信号線３に信号を出力したか否か、即ち、入力
端子a1′が“１”となつたか否か監視し、a1′＝１
となると入出力端子b0′〜b3′に印加された信号、
即ち、メインCPU１から転送されたデータを入
力して内部の記憶回路等に取り込み、そして、デ
ータを受信したことを示すために出力端子a0′に
“１”のパルスを所定時間出力して、データ転送
に於けるデータ入力を終了する。一方、d0′＝０、
d1′＝１（即ち、キースキヤンの状態）であること
を識別すると、入力端子a1′が“１”となつたか
否か監視し、a1′＝１となるとメインCPU１がデ
ータ信号線５にキースキヤン信号を出力したこと
を示しているので、入力端子c0′〜c3′に印加され
た信号、即ち、キースイツチ９の開閉状態を示す
キー入力信号を入力し、内部の記憶回路等に取り
込む。そして、キー入力が終了したことを示すた
めに出力端子a0′に“１”を所定時間出力する。
この動作に於けるキー入力が４回目でない場合に
は、再び入力端子a1′が“１”となつたか否か、
即ち、次のキースキヤン信号が出力されたか否か
を監視して、同様の動作を行い、キー入力を４回
繰り返えすことにより、キースイツチ９の開閉が
すべて入力されるので、キー入力の動作を終了す
る。尚、サブCPU２に取り込まれたキー入力信
号は、キースキヤン後、第２図ａに示されたデー
タ転送プログラムと同様の動作を、サブCPU２
に実行させることにより、メインCPU１に転送
することができる。 On the other hand, FIG. 3 is a flowchart showing the data input and key input operations programmed into the sub CPU 2. On the sub CPU 2 side, input/output terminals d 0 ', d 1 ' are used to identify whether the signal sent to the data signal line 5 is a data signal to be transferred or a signal for key scanning . Determine whether the contents of are d 0 ′=0, d 1 ′=1 (i.e., key scan state) or d 0 ′=1, d 1 ′=0 (i.e., data transfer state). do. At this time,
When it is determined that d 0 ′=1 and d 1 ′=0 (that is, data transfer state), it is determined whether or not the main CPU 1 outputs a signal to the timing signal line 3, that is, if the input terminal a 1 ′ is Monitor whether it becomes “1” and set a 1 ′=1
Then, the signal applied to the input/output terminals b 0 ′ to b 3 ′,
That is, the data transferred from the main CPU 1 is inputted and taken into an internal storage circuit, etc., and a pulse of "1" is output for a predetermined period of time to the output terminal a0 ' to indicate that the data has been received. Ends data input in data transfer. On the other hand, d 0 ′=0,
When it is determined that d 1 '=1 (that is, the state of key scanning), the main CPU 1 monitors whether the input terminal a 1 ' becomes "1" or not, and when a 1 '=1, the main CPU 1 switches the data signal line 5 to This indicates that the key scan signal was output to the input terminals c 0 ′ to c 3 ′, that is, the key input signal indicating the open/closed state of the key switch 9, and the input signal is input to the internal memory circuit, etc. take in. Then, to indicate that the key input has ended, "1" is output to the output terminal a 0 ' for a predetermined period of time.
If the key input in this operation is not the fourth time, check whether the input terminal a 1 ' becomes "1" again.
That is, by monitoring whether the next key scan signal is output or not, performing the same operation, and repeating the key input four times, all opening and closing operations of the key switch 9 are input, so the key input operation is not repeated. finish. Note that the key input signal taken into the sub CPU 2 is sent to the sub CPU 2 after key scanning, and the sub CPU 2 performs the same operation as the data transfer program shown in FIG.
It can be transferred to the main CPU 1 by executing it.

この様に、メインCPU１とサブCPU２との間
のデータ転送は、データ信号線５を介して為さ
れ、更に、キースイツチ７，９のキースキヤンも
データ信号線５を用いて行われるので、キースキ
ヤンのための信号線を特別に設ける必要もなく、
使用する端子数も少なくて済む。 In this way, data transfer between the main CPU 1 and the sub CPU 2 is performed via the data signal line 5, and furthermore, the key scan of the keyswitches 7 and 9 is also performed using the data signal line 5. There is no need to provide special signal lines for
The number of terminals used can also be reduced.

(ヘ) 発明の効果 上述の如く、本発明によれば、複数のマイクロ
プロセツサを接続する信号線の数と、使用端子数
が少なくなり、多数のキースイツチ及び多数の制
御信号等を必要とする装置に於いて、マイクロプ
ロセツサの端子の使用制限が緩和され、自由度が
増す利点を有している。(F) Effects of the Invention As described above, according to the present invention, the number of signal lines connecting multiple microprocessors and the number of terminals used are reduced, and a large number of key switches and a large number of control signals are required. This has the advantage that restrictions on the use of microprocessor terminals in the device are relaxed and the degree of freedom is increased.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示す結線図、第２図
ａ，ｂはメインCPUにプログラムされた動作を
示すフロー図、第３図はサブCPUにプログラム
された動作を示すフロー図である。 １……メインCPU、２……サブCPU、３……
タイミング信号線、４……返答用信号線、５……
データ信号線、６，８……キー入力信号線、７，
９……キースイツチ、１０……制御信号線。 Figure 1 is a wiring diagram showing an embodiment of the present invention, Figures 2a and b are flow diagrams showing the operations programmed into the main CPU, and Figure 3 is a flow diagram showing the operations programmed into the sub CPU. . 1...Main CPU, 2...Sub CPU, 3...
Timing signal line, 4...Response signal line, 5...
Data signal line, 6, 8...Key input signal line, 7,
9...Key switch, 10...Control signal line.

Claims (1)

【特許請求の範囲】[Claims] １ 複数のマイクロプロセツサの入力端子あるい
は出力端子間に接続され、データの出力を示すタ
イミング信号線と、データの受信を示す返答用信
号線と、データ信号を転送するデータ信号線と、
該データ信号線に送出された信号の種類を示す制
御信号線とを備えると共に、少なくとも一個の前
記マイクロプロセツサの入力端子に接続されたキ
ー入力信号線とを備え、前記データ信号線とキー
入力信号線とによりマトリクスを形成し、その交
点にキースイツチを配置することにより、前記デ
ータ信号線をデータ転送とキースキヤンとに兼用
することを特徴とするマイクロプロセツサの並列
接続方法。1. A timing signal line that is connected between input terminals or output terminals of multiple microprocessors and indicates data output, a response signal line that indicates data reception, and a data signal line that transfers data signals;
a control signal line indicating the type of signal sent to the data signal line, and a key input signal line connected to an input terminal of at least one of the microprocessors; A method for parallel connection of microprocessors, characterized in that the data signal lines are used for both data transfer and key scanning by forming a matrix with signal lines and arranging key switches at the intersections of the matrix.
JP58194851A 1983-10-17 1983-10-17 Parallel connection method of microprocessor Granted JPS6086655A (en)

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JPS6086655A JPS6086655A (en) 1985-05-16
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Publication number Priority date Publication date Assignee Title
JPS5126421A (en) * 1974-08-29 1976-03-04 Tokyo Shibaura Electric Co
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JPS51114023A (en) * 1975-03-31 1976-10-07 Sharp Corp A control unit for in and output signals

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