JPH01204295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01204295A JPH01204295A JP63028511A JP2851188A JPH01204295A JP H01204295 A JPH01204295 A JP H01204295A JP 63028511 A JP63028511 A JP 63028511A JP 2851188 A JP2851188 A JP 2851188A JP H01204295 A JPH01204295 A JP H01204295A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 230000015654 memory Effects 0.000 abstract description 19
- 239000000758 substrate Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 206010000060 Abdominal distension Diseases 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 208000024330 bloating Diseases 0.000 description 1
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- 238000002347 injection Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、揮発性半導体記憶装置と不揮発性半導体記憶
装置とを組合せた半導体記憶装置に関するものである。
装置とを組合せた半導体記憶装置に関するものである。
（従来の技術）
一般に、電源をオフにしても記憶内容が保持されている
記憶装置（以下「メモリ」という）は、不揮発性メモリ
と呼はれ、電源をオフにすると記憶内容が消失するメモ
リは揮発性メモリと呼ばれる。これらのメモリは半導体
によって構成することができ、電気的にデータの書き換
え可能なものの中には、不揮発性メモリであるＥＥＰＲ
ＯＭ、 ＭＮＯＳ（ＭＩＯ５）等や、揮発性メモリであ
るＲＡＭがある。
記憶装置（以下「メモリ」という）は、不揮発性メモリ
と呼はれ、電源をオフにすると記憶内容が消失するメモ
リは揮発性メモリと呼ばれる。これらのメモリは半導体
によって構成することができ、電気的にデータの書き換
え可能なものの中には、不揮発性メモリであるＥＥＰＲ
ＯＭ、 ＭＮＯＳ（ＭＩＯ５）等や、揮発性メモリであ
るＲＡＭがある。
（発明が解決しようとする課題）
ＥＥＰＲＯＭは、電源をオフにしても、記憶されたデー
タを長期間保持できるが、データの書き換え回数に制限
があり、また−回の書き換えに数ｍ式の時間を必要とし
、常時データを書き換える用途には適していない。
タを長期間保持できるが、データの書き換え回数に制限
があり、また−回の書き換えに数ｍ式の時間を必要とし
、常時データを書き換える用途には適していない。
ＭＮＯＳも、電源をオフにした場合、長期間にわたって
記憶を保持できるが、書き込み時間が数十マイクロ秒を
要し、一般のＲＡＭに比較して遅い。等価回路はＥＥＰ
ＲＯＭと同一である。
記憶を保持できるが、書き込み時間が数十マイクロ秒を
要し、一般のＲＡＭに比較して遅い。等価回路はＥＥＰ
ＲＯＭと同一である。
他方、ＲＡＭは、データの書き換えに要する時間は、ｌ
００ ｎ５ｅｃ程度と短かく、書き換え回数に制限は
ないが、電源がオフにされると、記憶されたデータが消
失される。
００ ｎ５ｅｃ程度と短かく、書き換え回数に制限は
ないが、電源がオフにされると、記憶されたデータが消
失される。
（課題を解決するための手段）
本発明においては、前記の問題を解決するため、揮発性
半導体メモリと不揮発性半導体メモリとを組合せ、不揮
発性半導体メモリは記憶内容の保持の必要性に応じて動
作を切換えられるよ？ＫＬ、揮発性半導体メモリの記憶
データを不揮発性半導体メモリに転送するための電圧印
加手段を設けた。
半導体メモリと不揮発性半導体メモリとを組合せ、不揮
発性半導体メモリは記憶内容の保持の必要性に応じて動
作を切換えられるよ？ＫＬ、揮発性半導体メモリの記憶
データを不揮発性半導体メモリに転送するための電圧印
加手段を設けた。
（作用）
データを長期間保存する必要のない場合は、揮発１１半
導体メモリとして動作し、１００ ｎ！９ｅｃ程度でデ
ータの書き換えができる。一方、データを長期間保存す
る必要のあるときは、不揮発性半導体メモリとして動作
するようにモードを切換え、揮発性半導体メモリに記憶
されているデータを不揮発性半導体メモリに転送するた
めの電圧を印加することにより、データ量に無関係で数
ｍ５ｅｃの期間シでデータを転送し、長期間データを保
存できる。
導体メモリとして動作し、１００ ｎ！９ｅｃ程度でデ
ータの書き換えができる。一方、データを長期間保存す
る必要のあるときは、不揮発性半導体メモリとして動作
するようにモードを切換え、揮発性半導体メモリに記憶
されているデータを不揮発性半導体メモリに転送するた
めの電圧を印加することにより、データ量に無関係で数
ｍ５ｅｃの期間シでデータを転送し、長期間データを保
存できる。
（実施例）
不揮発性半導体メモリの一例としてＥＥＦＲＯＭを用い
、揮発性半導体メモリの一例としてＤＲＡＭを用いた一
実施例の回路図を第１図に示す。ＥＥＰＲＯＭ及びＤＲ
ＡＭは共にＭＯＳ技術によって製作されるので製造が容
易であり、ＤＲＡＭは一つのメモリセルに要する素子数
が最も少ない利点がめる。
、揮発性半導体メモリの一例としてＤＲＡＭを用いた一
実施例の回路図を第１図に示す。ＥＥＰＲＯＭ及びＤＲ
ＡＭは共にＭＯＳ技術によって製作されるので製造が容
易であり、ＤＲＡＭは一つのメモリセルに要する素子数
が最も少ない利点がめる。
第１図において、３個のＭ ＯＳ トランジスタ１Ｖｔ
Ｔｌ 、 Ｍ′ｒ２ 、及びＭ’ｒ３°が半導体基板の
上に直列に形成されている。実際のメモリは、この組合
せが多数配列されるのであるが、挟置上１個の単位とし
て動作する部分を取出した。ＭＯＳ）ランジスタＭＴＩ
とＭＯＳ）ランジスタＭ Ｔ ２の中間点４には、容量
素子Ｃが接続され、端子５から所定の電圧が印加される
。ＭＯＳ）ランジスタＭ ’ｒ ｌの端子１は、通常半
導体基板のｎ層となり、メモリの列線に接続され、その
ゲートＧ１の端子３は、メモリの行線に接続される。Ｍ
ＯＳトランジスタＭＴ２は、通常の制御ゲートＧ２の下
方に７０−ティングゲート６を設けＥＥＰＲＯＭを構成
する。
Ｔｌ 、 Ｍ′ｒ２ 、及びＭ’ｒ３°が半導体基板の
上に直列に形成されている。実際のメモリは、この組合
せが多数配列されるのであるが、挟置上１個の単位とし
て動作する部分を取出した。ＭＯＳ）ランジスタＭＴＩ
とＭＯＳ）ランジスタＭ Ｔ ２の中間点４には、容量
素子Ｃが接続され、端子５から所定の電圧が印加される
。ＭＯＳ）ランジスタＭ ’ｒ ｌの端子１は、通常半
導体基板のｎ層となり、メモリの列線に接続され、その
ゲートＧ１の端子３は、メモリの行線に接続される。Ｍ
ＯＳトランジスタＭＴ２は、通常の制御ゲートＧ２の下
方に７０−ティングゲート６を設けＥＥＰＲＯＭを構成
する。
ＭＯＳ）ランジスタＭ’ｒ３は、このメモリがＥＥＰＲ
ＯＭとして動作するか、ＤＲＡＭとして動作するか、の
モード切換え用トランジスタであって、そのゲートＧ３
と、ＭＯＳトランジス、りＭＴ２ のゲートＧ２には、
端子７から電圧が印加されるようになっている。ＭＯＳ
）ランジスタＭＴ３の端子２は半導体基板のｎ層となる
。端子１及び端子２は、一方がドレイン側となり他方が
ソース側となる。容量素子Ｃは半導体基板のチャネル域
を一方の電極とし、酸化膜を介して設けられたポリシリ
コンを他方の電極とすることができる。
ＯＭとして動作するか、ＤＲＡＭとして動作するか、の
モード切換え用トランジスタであって、そのゲートＧ３
と、ＭＯＳトランジス、りＭＴ２ のゲートＧ２には、
端子７から電圧が印加されるようになっている。ＭＯＳ
）ランジスタＭＴ３の端子２は半導体基板のｎ層となる
。端子１及び端子２は、一方がドレイン側となり他方が
ソース側となる。容量素子Ｃは半導体基板のチャネル域
を一方の電極とし、酸化膜を介して設けられたポリシリ
コンを他方の電極とすることができる。
このような装置は、次のように動作する。
（１）初期設定
動作を開始する前に、端子７に正電圧を印加し、ＭＯＳ
トランジスタＭＴ２の７０−ティングゲート６に電荷を
蓄積する（このときの電荷をＱｐとする）。
トランジスタＭＴ２の７０−ティングゲート６に電荷を
蓄積する（このときの電荷をＱｐとする）。
（２）ＤＲＡＭ動作時
通常のＤＲＡＭとして動作させるときは、端子５及び端
子７を接地して、ＭＯＳ）ランジスタＭ Ｔ Ｂをオフ
状態にする。この状態の等価回路は、第２図のようＫな
り、１個の容量素子と１個のＭＯＳトランジスタよりな
るＤＲＡＭを構成する。ＭＯＳトランジスタＭＴＩ の
ドレイン部の端子１に電圧ＶＣＣを印加した状態で、こ
のトランジスタをオン状態にすると、容量素子Ｃ（容量
をＣｃとする）に蓄積される電荷Ｑｃは、 Ｑ（＝ＣｃＶｃｃ となる。
子７を接地して、ＭＯＳ）ランジスタＭ Ｔ Ｂをオフ
状態にする。この状態の等価回路は、第２図のようＫな
り、１個の容量素子と１個のＭＯＳトランジスタよりな
るＤＲＡＭを構成する。ＭＯＳトランジスタＭＴＩ の
ドレイン部の端子１に電圧ＶＣＣを印加した状態で、こ
のトランジスタをオン状態にすると、容量素子Ｃ（容量
をＣｃとする）に蓄積される電荷Ｑｃは、 Ｑ（＝ＣｃＶｃｃ となる。
（３）ＤＲＡＭからＥ Ｅ Ｐ ＲＯＭへのデータ転送
前述のＤ ＲＡ Ｍに蓄積されたデータをＥＥＦＲＯＭ
に転送するときの等価回路を第８図に示す。
前述のＤ ＲＡ Ｍに蓄積されたデータをＥＥＦＲＯＭ
に転送するときの等価回路を第８図に示す。
容量Ｘ 子ＣＶＣ￥Ｍ荷Ｑｃ、７０−ティングゲー）６
ＶＣ電荷ＱＦが蓄積されている状態で、端子５に電圧ｖ
５を印加すると、 Ｃｔ （Ｖｖ−Ｖ（（） ＋ＣＨＶＦ＝ＱＦ −
−１１）Ｃｃ （Ｖｃｃ−Ｖｓ ） ＋Ｃｔ （Ｖｃｃ
−ｖｔ； ）＝Ｑｃ ＝−（２）ここで、Ｃｃ：容量素
子Ｃの容量 ＣＬ：フローティングゲート６と基板 間の容量 ＣＨ：フローティングゲート６と制御 ゲート６２間の容量 ｖ５：端子５の電圧 ｖＦ゛フローティングゲート６の〒に位Ｑｃ：芥量素子
ＣＫ蓄積された電荷 ＱＦニア０−ティングゲート６に蓄積 されている電荷 ＋１） 、 （２）式より、フローティングゲート６と
、容量素子の一方の７Ｔｉ罎を構成する拡散層との間に
印加される電圧Ｖは、下式で表わされる。
ＶＣ電荷ＱＦが蓄積されている状態で、端子５に電圧ｖ
５を印加すると、 Ｃｔ （Ｖｖ−Ｖ（（） ＋ＣＨＶＦ＝ＱＦ −
−１１）Ｃｃ （Ｖｃｃ−Ｖｓ ） ＋Ｃｔ （Ｖｃｃ
−ｖｔ； ）＝Ｑｃ ＝−（２）ここで、Ｃｃ：容量素
子Ｃの容量 ＣＬ：フローティングゲート６と基板 間の容量 ＣＨ：フローティングゲート６と制御 ゲート６２間の容量 ｖ５：端子５の電圧 ｖＦ゛フローティングゲート６の〒に位Ｑｃ：芥量素子
ＣＫ蓄積された電荷 ＱＦニア０−ティングゲート６に蓄積 されている電荷 ＋１） 、 （２）式より、フローティングゲート６と
、容量素子の一方の７Ｔｉ罎を構成する拡散層との間に
印加される電圧Ｖは、下式で表わされる。
Ｖ＝ＶｃＣ−ＶＦ
ところで、上記初期設定において、
ＱＦ＝−ＣＩ”ΔＶＴＨ−（４）
の電荷が蓄積されている。
ΔＶＴ）ｌ：初期設定にてフローティングゲート６に蓄
積された電荷により ＭＯＳ）ランジスタＭＴ２のし きい値のシフト値 又、容ｈ１素子ＣにＶＣＣを印加することによりＱｃ＝
ＣｃＶｃｃ −（５） の電荷が蓄積される。
積された電荷により ＭＯＳ）ランジスタＭＴ２のし きい値のシフト値 又、容ｈ１素子ＣにＶＣＣを印加することによりＱｃ＝
ＣｃＶｃｃ −（５） の電荷が蓄積される。
（：う島（４）、及び（５）式から
フローティングゲ−）６に注入される電流密度ｊｐは、
ブローティングゲート６と半導体基板の拡散領域間に印
加された電界ＥｏＸで決まり、Ｊｐ＝ＡＥ□）（”ｅｘ
ｐ（−Ｂ／Ｂｏｘ） −１７）となる。Ａ、Ｂは定数
である。
ブローティングゲート６と半導体基板の拡散領域間に印
加された電界ＥｏＸで決まり、Ｊｐ＝ＡＥ□）（”ｅｘ
ｐ（−Ｂ／Ｂｏｘ） −１７）となる。Ａ、Ｂは定数
である。
Ｅｏｘ＝−
【Ｏｘ
で表わされる。ここでｔＯＸはフローティングゲート６
と拡散領域間の薄い酸化膜の厚さである。
と拡散領域間の薄い酸化膜の厚さである。
容を木子Ｃンこ電荷Ｑｃ＝ＣｃＶｃｃが蓄積されている
状態及び蓄積されていない状態（Ｑｃ＝Ｏ）のＥＯＸを
それぞれ、Ｅ ｏｘｒ 、 Ｅ ｏｘｏ とすると、
ΔＥｏｘ ＝ ＥＯＸＩ −Ｅ ｏｘ。
状態及び蓄積されていない状態（Ｑｃ＝Ｏ）のＥＯＸを
それぞれ、Ｅ ｏｘｒ 、 Ｅ ｏｘｏ とすると、
ΔＥｏｘ ＝ ＥＯＸＩ −Ｅ ｏｘ。
で表わされる。
負′５４図は、第３図に示される等価回路の容ｔ１木子
ＣとＭＯＳトランジスタＭ’ｒ２の一部分の実際の素子
の略断面図である。容量素子Ｃの電（仮８の端子５ＶＣ
マに圧ｖ５ を印加することにより、フローティング
グー）６に正孔を注入する場合、容量素子Ｃに電荷Ｑｃ
＝ＣｃＶｃｃが蓄積されているときは、蓄積されていな
い状態よりも、（９）式に示すΔＥＯＸだけ強い電界で
、正孔が注入されることになる。第４図において、半導
体基板９０表面ＶＣは酸化膜が設けられ、グー）Ｇ２．
フ【７−ティングゲート６、’ｊ［ｉ８等は酸化膜で覆
われている。フローティングゲート６の下部及び電極８
の下部の半導体基板９表面には、例えばｎ型の拡散層Ｉ
Ｏが設けられている。
ＣとＭＯＳトランジスタＭ’ｒ２の一部分の実際の素子
の略断面図である。容量素子Ｃの電（仮８の端子５ＶＣ
マに圧ｖ５ を印加することにより、フローティング
グー）６に正孔を注入する場合、容量素子Ｃに電荷Ｑｃ
＝ＣｃＶｃｃが蓄積されているときは、蓄積されていな
い状態よりも、（９）式に示すΔＥＯＸだけ強い電界で
、正孔が注入されることになる。第４図において、半導
体基板９０表面ＶＣは酸化膜が設けられ、グー）Ｇ２．
フ【７−ティングゲート６、’ｊ［ｉ８等は酸化膜で覆
われている。フローティングゲート６の下部及び電極８
の下部の半導体基板９表面には、例えばｎ型の拡散層Ｉ
Ｏが設けられている。
フローティングゲート６と拡散層１０との間の前記の正
孔注入の為の薄い酸化膜の厚さをｔＯＸとするとき、実
施例において ｔｏｘ＝ｓｏＡ Ｃ（＝５０ｆＦ ＣＨ”８１Ｆ ＣＬ ＝ ３ ｒＦ ＶＣＣ＝５Ｖ であるとする。
孔注入の為の薄い酸化膜の厚さをｔＯＸとするとき、実
施例において ｔｏｘ＝ｓｏＡ Ｃ（＝５０ｆＦ ＣＨ”８１Ｆ ＣＬ ＝ ３ ｒＦ ＶＣＣ＝５Ｖ であるとする。
このとき、（９）式にそれぞれの数値を入れ、ΔＥＯＸ
を求めると、 ΔＥＯＸ ＝ ４．３６ （Ｍ Ｖ／ｃｍ ）であり、
フローティングゲート６と拡散層１０との間に印〃口さ
れる電界がＥＯＸＩ及びＥＯＸＯのとキンこ、フローテ
ィンググー）６に流れる′醒流密度金ＪＦＩ ＋ ＪＦ
Ｏとすれば、 ＪＦＩ／ Ｊｐｏ＃ １０７ 程度となり、容量素子Ｃに電荷が蓄積されている（Ｑｃ
＝ＣｃＶｃｃ）状態では、間荷が蓄積されていない（Ｑ
ｃ＝０）状、態に比較し、多量の正ボ荷が蓄積されるこ
とが判る。
を求めると、 ΔＥＯＸ ＝ ４．３６ （Ｍ Ｖ／ｃｍ ）であり、
フローティングゲート６と拡散層１０との間に印〃口さ
れる電界がＥＯＸＩ及びＥＯＸＯのとキンこ、フローテ
ィンググー）６に流れる′醒流密度金ＪＦＩ ＋ ＪＦ
Ｏとすれば、 ＪＦＩ／ Ｊｐｏ＃ １０７ 程度となり、容量素子Ｃに電荷が蓄積されている（Ｑｃ
＝ＣｃＶｃｃ）状態では、間荷が蓄積されていない（Ｑ
ｃ＝０）状、態に比較し、多量の正ボ荷が蓄積されるこ
とが判る。
また、Ｊｙｌ／ＪＦＯ＝１０７という値は、ＭＯＳトラ
ンジスタＭ’ｒ２ ’ｚＥＥＰＲＯＭとして動作させる
のに充分な値である。
ンジスタＭ’ｒ２ ’ｚＥＥＰＲＯＭとして動作させる
のに充分な値である。
本実施例では、ＭＯｓトランジスタＭＴ２の制御ゲート
Ｇ２を接地し、容量素子Ｃの一方のＴ【極ＶＣ電圧ｖ５
を印加したが、容量素子Ｃの一方の電極を接地し、端子
７に電圧を印加しても、同様なことができる。
Ｇ２を接地し、容量素子Ｃの一方のＴ【極ＶＣ電圧ｖ５
を印加したが、容量素子Ｃの一方の電極を接地し、端子
７に電圧を印加しても、同様なことができる。
以上のようにして、容量素子Ｃに蓄積されているデータ
を、端子５又は端子７に電圧を印加することにより、フ
ローティングゲート６に蓄積されるデータとして転送す
ることができる。
を、端子５又は端子７に電圧を印加することにより、フ
ローティングゲート６に蓄積されるデータとして転送す
ることができる。
前記の構成の記憶素子が多数接続されている場合でも、
共通の端子５又は端子７に電圧を印加することにより、
ＤＲＡＭとして蓄積された大容量のデータｒ１すべて一
括してＥＥＰＲＯＭへ高速で転送することができる。Ｍ
ＯＳ）ランジスタＭ′ｒ２のチャネルのＮ、流の大小、
又は制御ゲートＧ２から見たゲートしきい値電圧の変化
によって、ＥＥＰＲＯＭのデータが判別される。
共通の端子５又は端子７に電圧を印加することにより、
ＤＲＡＭとして蓄積された大容量のデータｒ１すべて一
括してＥＥＰＲＯＭへ高速で転送することができる。Ｍ
ＯＳ）ランジスタＭ′ｒ２のチャネルのＮ、流の大小、
又は制御ゲートＧ２から見たゲートしきい値電圧の変化
によって、ＥＥＰＲＯＭのデータが判別される。
（発明の効果）
本発明によれば、揮発性半導体記憶装置と不揮発性半導
体記憶装置とを組合わせ、必要に応じ記憶の書換え又は
保存ができる。ＭＯ３ＤＲＡＭ及びＥＥＰＲＯＭを使用
するときは、高湊積化に適し特に便利である。
体記憶装置とを組合わせ、必要に応じ記憶の書換え又は
保存ができる。ＭＯ３ＤＲＡＭ及びＥＥＰＲＯＭを使用
するときは、高湊積化に適し特に便利である。
第１図は本発明の一実施例の回路図、第２図はＤＲＡＭ
として動作する場合の等価回路、第３図はＤＲＡＭから
ＥＥＦＲＯＭへデータを転送するときの等価回路、第４
図は本発明を実施したＩＣの要部断面略図である。 ＭＴｌ、 Ｍ’ｒ２ 、八（’ｒ３−Ｍ ＯＳ ）ラン
ジスタＧｌ、Ｇ２．Ｇ３・・・制御ゲート
として動作する場合の等価回路、第３図はＤＲＡＭから
ＥＥＦＲＯＭへデータを転送するときの等価回路、第４
図は本発明を実施したＩＣの要部断面略図である。 ＭＴｌ、 Ｍ’ｒ２ 、八（’ｒ３−Ｍ ＯＳ ）ラン
ジスタＧｌ、Ｇ２．Ｇ３・・・制御ゲート
Claims (1)
- １、揮発性半導体記憶装置と、不揮発性半導体記憶装置
と、半導体記憶装置のモードを切換える半導体装置と、
揮発性半導体装置に記憶されたデータを不揮発性半導体
記憶装置に転送するための電圧印加手段とを有すること
を特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851188A JPH0799622B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体記憶装置 |
| US07/308,854 US5075888A (en) | 1988-01-09 | 1989-02-09 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US07/490,042 US5043946A (en) | 1988-02-09 | 1990-03-07 | Semiconductor memory device |
| US07/687,243 US5140552A (en) | 1988-02-09 | 1991-04-18 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851188A JPH0799622B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204295A true JPH01204295A (ja) | 1989-08-16 |
| JPH0799622B2 JPH0799622B2 (ja) | 1995-10-25 |
Family
ID=12250702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2851188A Expired - Lifetime JPH0799622B2 (ja) | 1988-01-09 | 1988-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799622B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03134894A (ja) * | 1989-10-19 | 1991-06-07 | Sharp Corp | 半導体記憶装置 |
| US5140551A (en) * | 1990-03-22 | 1992-08-18 | Chiu Te Long | Non-volatile dynamic random access memory array and the method of fabricating thereof |
| US5262986A (en) * | 1989-01-31 | 1993-11-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with volatile memory and non-volatile memory in latched arrangement |
| JP2005071563A (ja) * | 2003-08-22 | 2005-03-17 | Hynix Semiconductor Inc | 不揮発性ダイナミックランダムアクセスメモリの駆動回路及び駆動方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185299A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
-
1988
- 1988-02-09 JP JP2851188A patent/JPH0799622B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185299A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
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| JPH03134894A (ja) * | 1989-10-19 | 1991-06-07 | Sharp Corp | 半導体記憶装置 |
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