JPH01202913A - 縦属接続形可変等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 縦属接続層可変等化器に関し、 回路規模が小さ（、消費電力が小さい縦属接続層可変等
化器の提供を目的とし、 入力端が加算器となっており、特性関数をＸｌ、特性可
変のための係数をαえとした時、伝達関数が一２αｔｘ
ｔ／（１＋α１χ五）のｎ個の回路ブロックを１段縦属
接続し、又１段縦属接続した次段に出力端加算器を設け
、 入力信号を、該ｎ個の各回路ブロックの入力加算器及び
該出力端加算器に入力させると共に、各回路プロン、り
の出力端の信号を、より後段の各回路ブロックの入力加
算器及び該出力端加算器に入力させ、該出力端加算器の
出力を信号出力とするように構成する。

〔産業上の利用分野〕

本発明は、加入者端末と局を結ぶ加入者回線が、無装荷
ケーブル区間及び装荷ケーブル区間で構成され、周波数
損失特性補正を行う場合等の、縦属接続形可変等化器の
改良に関する。

加入者端末と局を結ぶ加入者回線が長くなると、無装荷
ケーブル区間及び装荷ケーブル区間で構成される場合が
ある。

無装荷ケーブルの線路長が変わった場合の周波数損失特
性は、第５図に示す如（周波数の平方根に比例した形で
、ｄＢ表示で線路長に比例して変化しく第５図は線路長
が変わってもＩ　Ｋ　ＨｚをＯｄＢとして傾斜を示して
いる）、装荷ケーブルの線路長が変わった場合の周波数
損失特性は、第６図に示す如くで、高周波部分は（Ａ）
に示す如く高周波部分が急峻に変化する形で、ｄＢ表示
で線路長に比例して変化し、低周波部分は（Ｂ）に示す
如く低周波部分が急峻に変化する形で、ｄＢ表示で線路
長に比例して変化する（第６図は線路長が変わってもＩ
ＫＨｚをＯｄＢとして傾斜を示している）。尚装荷ケー
ブルの場合は、ケーブルの種類、ｖＡ路長によって低周
波部分と高周波部分が独立に変化する。

これ等の周波数損失特性補正用の可変等化器としては、
各線路長に対応して補正せねばならず、伝達関数Ｈが（
１−α１Ｘｉ）／（１＋αｉχ。

）で表される可変等化器を用いる。

但し、Ｘｌは特性関数、αｉは特性可変のための係数で
ある。

この可変等化器のシグナルフロー図を示すと、第７図に
示す如くであり、入力信号を、入力加算器５−１の１つ
の加算信号として入力すると共に出力加算器５−５に入
力し、入力加算器５−１の出力は乗算器５−２にて係数
αが乗算され、周波数によって振幅９位相特性の異なる
特性関数−２Ｘを持つ回路５−３を通った出力は、入力
加算器５−１に、乗算器５−４にて１Ｘ２倍され帰還さ
れると、回路５−３の出力は伝達関数 −２αＸ／（１＋αＸ）となり、出力加算器５−５に入
力し、入力信号と加算され、 伝達関数は（１−αＸ）／　（１＋αＸ）となり出力さ
れる。

ここで、ｌ　αｘ　ｌ　＜　（１／３）の時、２０１０
ｇ　　［（１−＋２Ｘ）／　（１＋αｘ））”＝−１７
，４αｘ（ｄＢ）であるから、αを変化させると、ｄＢ
表示で、αに比例して変化し、無装荷ケーブル。

装荷ケーブルの可変等化器に適する。

この第７図のシグナルフロー図に対応した、無装荷ケー
ブルの可変等化器の回路図を示すと、第８図に示す如く
であり、オペアンプ３０と抵抗Ｒ１等とで入力加算器を
構成し、又オペアンプ３０はαの乗算機能を有し、この
場合は、３つのスイッチＳＷＩ〜ＳＷ３により８通りの
特性を実現出来る。

又オペアンプ３１は、コンデンサＣ１及び周辺の抵抗に
て第５図の傾斜を補正する特性関数−２Ｘを形作り、オ
ペアンプ４０と抵抗Ｒ２，Ｒ３にて出力の加算器を構成
している。

又装荷ケーブルの低域周波数損失特性を補正する周波数
の回路図を示すと、第９図の如くであり、オペアンプ３
２と抵抗Ｒ４等とで入力加算器を構成し、又オペアンプ
３２はαの乗算機能を有し、この場合は、３つのスイッ
チＳＷ４〜ＳＷ６により８通りの特性を実現出来る。

又オペアンプ３３は、コンデンサＣ２，Ｃ３及び周辺の
抵抗にて第６図の傾斜を補正する特性関数−２ｘを形作
り、オペアンプ４１と抵抗Ｒ５゜Ｒ６にて出力加算器を
構成している。

又装荷ケーブルの高域周波数損失特性を補正する周波数
の回路図を示すと、第１０図の如くであり、オペアンプ
３４と抵抗Ｒ７等とで入力加算器を構成し、又オペアン
プ３４はαの乗算機能を有し、この場合は、３つのスイ
ッチＳＷ７〜ＳＷ９により８通りの特性を実現出来る。

又オペアンプ３５は、コンデンサＣ４，Ｃ５及び周辺の
抵抗にて第７図の傾斜を補正する特性関数−２ｘを形作
り、オペアンプ４２と抵抗Ｒ８゜Ｒ９にて出力加算器を
構成している。

加入者回線が、無装荷ケーブル区間及び装荷ケーブル区
間で構成され、周波数損失特性補正を行う場合は、第８
図〜第１０図に示す３つの可変等化器を縦属に接続する
ことが考えられるが、この場合、回路規模が小さく、消
費電力が小さく出来ることが望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第１１図は従来例の縦属接続形可変等化器のシグナルフ
ロー図、第１２図は従来例の縦属接続形可変等化器の回
路図である。

第１１図、第１２図は、加入者回線が、無装荷ケーブル
区間及び装荷ケーブル区間で構成され、周波数損失特性
補正を行う場合のもので、第１１図は、伝達関数Ｈが（
１−α４ｘ１）／　（１＋α、Ｘ、）の基本回路１”、
２”、３゛を縦属に接続したものである。

即ち、第１１図の縦属接続形等化器の伝達関数Ｉ（は次
式で表される。

Ｈ＝　（（１−αｘ）／　（１＋αｘ））　　・　（（
１−α“　Ｘ”）／（ｌ＋α”　Ｘｏ）〕　・　〔（１
−α”ｘ”）／（１＋α”Ｘ”）〕 従って、このシグナルフローを用いれば３つの可変等化
器が必要な場合の可変等化器が実現出来る。

無装荷ケーブル区間及び装荷ケーブル区間を有する加入
者回線の周波数損失特性補正を行うには３つの可変等化
器が必要であり、第１２図に示す如く、第１１図に対応
して、第８図、第９図、第１Ｏ図の可変等化器を縦属接
続すればよいので、従来はこのような縦属接続形可変等
化器を用いている。

〔発明が解決しようとする課題〕

しかしながら、従来の縦属接続形可変等化器は、第１１
図のシグナルフロー図を用いて説明すると、各基本回路
１”、　　２’　、　　３°毎に、入力数に対応した抵
抗とオペアンプを持つ出力加算器１’　−５゜２’−５
，３”−５を有し、回路規模が大きくなり、又消費電力
が大きくなる問題点がある。　本発明は、各基本回路に
は、出力加算器を設けず、最終段に出力端加算器を１個
設け、シグナルフローを変えることで、同じ伝達関数の
特性を実現出来るようにして、回路規模が小さく、消費
電力が小さい縦属接続形可変等化器の提供を目的として
いる。

〔課題を解決するための手段〕

第１図は本発明の原理シグナルフロー図である。゛・第
１図に示す如く、入力端が加算器となっており、特性関
数をＸｉ、特性可変のための係数をα、とした時、伝達
関数が一２α１χえ／（１＋α＝　Ｘ、ｓ　）のｎ個の
回路ブロック１，２．・・・ｎを０段縦属接続し、又０
段縦属接続した次段に出力端加算器ＩＯを設け、 入力信号を、該ｎ個の各回路ブロック１．２．・・・ｎ
の入力加算器１−１．２−１．　　・・・ｎ−１及び該
出力端加算器ＩＯに入力させると共に、各回路ブロック
の出力端の信号を、より後段の各回路ブロックの入力加
算器及び該出力端加算器１０に入力させ、該出力端加算
器１０の出力を信号出力とする構成とする。

〔作　用〕

第２図は（Ａ）のシグナルフローと（Ｂ）に示すシグナ
ルフローが電気的に等価であることの説明図であり、第
２図を用いて本発明の縦属接続形可変等化器を説明する
。

第２図（Ａ）に示す基本回路の出力加算器２０には、基
本回路の出力信号ａと入力信号すが入力し加算されて、
信号ｃ、ｄとなり、次段の基本回路の入力加算器２−１
には信号Ｃが入力し、出力加算器２１には信号ｄが入力
する。

ここで、ｃ＝ｄ＝ａ＋ｂであるので１、（Ｂ）に示す如
く、次段の入力加算器２−１には、出力加算器２０を経
ないで、入力信号すと出力信号ａを直接入力し、出力端
加算器１０には、入力信号すと、１段目の出力信号ａと
、２段目の出力信号を入力するようにしても特性は同じ
である。

本発明は、この点及び、加算器としては、オペアンプ１
個に、入力数が増加しても抵抗を１本だけ増加すれば構
成出来る点に着目して、第１図のシグナルフロー図で示
す如く構成している。

即ち、入力端が加算器となっており、特性関数をＸｉ、
特性可変のための係数をα、とした時、伝達関数が一２
α＝ｘｉ／（１＋α、Ｘ、）のｎ個の回路ブロックｌ、
２．・・・ｎを０段縦属接続し、又０段縦属接続した次
段に出力端加算器１０を設け、 入力信号を、該ｎ個の各回路ブロック１．２．・・・ｎ
の入力加算器１−１．２−１．　　・・・ｎ−１及び該
出力端加算器１０に入力させると共に、各回路ブロック
の出力端の信号を、より後段の各回路ブロックの入力加
算器及び該出力端加算器１０に入力させ、該出力端加算
器１０の出力を信号出力とするようにしている。

従って、各回路ブロック１，２．・・・ｎには出力加算
器がなく、出力加算器としては、出力端加算器１０，１
個だけとしているので、オペアンプの数は少なくなり回
路規模は小さく、消費電力も少なくなる。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第３図は本発明の実施例の縦属接続形可変等化器のシグ
ナルフロー図、第４図は本発明の実施例の縦属接続形可
変等化器の回路図である。

第３図、第４図は従来例の第１１図、第１２図に対応し
、加入者回線が、無装荷ケーブル区間及び装荷ケーブル
区間で構成され、周波数損失特性補正を行う場合のもの
である。

第３図を第１１図と比較すると、第１１図の基本回路１
”、２’、３°の出力加算器１°−５゜２’−５，３“
−５を除き、第３図では、出力端加算器１０を設け、入
力信号は直接回路ブロック１．２．３の入力加算器１−
１．２−１．３−１に入力するようにし、又回路ブロッ
ク１の出力は回路ブロック２．３の入力加算器２−１．
３−１及び出力端加算器１０に入力するようにし、又回
路ブロック２の出力は、回路ブロック３の入力加算器３
−１及び出力端加算器１０に入力するようにし、回路ブ
ロック３の出力は出力端加算器１０に入力するようにし
、出力端加算器１０では入力する信号を加算し、出力す
るようにしている。

これを、回路図で示したものが第４図であり、各段の回
路は、第８図〜第１０図の回路の、出力加算器を除いた
ものとなっており、最終段に出力端加算器を設けている
。

第４図では、入力信号は、抵抗Ｒ１を介するオペアンプ
３０を用いた入力加算器及び、抵抗Ｒ１０を介するオペ
アンプ３２を用いた入力加算器及び、抵抗Ｒ１１を介す
るオペアンプ３４を用いた入力加算器及び、抵抗Ｒ１２
を介する出力段のオペアンプ３６を用いた出力端加算器
に入力している。

又第１段の回路ブロックの出力は抵抗Ｒ３を介して、次
段の回路ブロックのオペアンプ３２を用いた入力加算器
及び、抵抗Ｒ１３を介して３段目の回路ブロックのオペ
アンプ３４を用いた入力加算器及び、抵抗Ｒ１４を介し
て、出力段のオペアンプ３６を用いた出力端加算器に入
力している。

尚又、第２段の回路ブロックの出力は抵抗Ｒ６を介して
第３段の回路ブロックのオペアンプ３４を用いた入力加
算器及び、抵抗Ｒ１５を介して出力段のオペアンプ３６
を用いた出力端加算器に入力している。

この場合は３段となっているので、第１２図と比較すれ
ば判る如く、オペアンプは２低減じており、この分回路
規模は小さ（又消費電力も小さくなっている。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、縦属接続形可
変等化器の回路規模を小さく出来又消費電力も小さく出
来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は（Ａ）のシグナルフローと（Ｂ）に示すシグナ
ルフローが電気的に等価であることの説明図、 第３図は本発明の実施例の縦属接続形可変等化器のシグ
ナルフロー図、 第４図は本発明の実施例の縦属接続形可変等化器の回路
図、 第５図は１例の無装荷ケーブルの線路長が変わった場合
の損失特性図、 第６図は１例の装荷ケーブルの線路長が変わった場合の
損失特性図、 第７図は伝達関数が（１−αｔｘｔ）／（１＋α＝Ｘｔ
）の場合のシグナルフロー図、 第８図は１例の無装荷ケーブル周波数損失特性補正用可
変等化器の回路図、 第９図は１例の装荷ケーブルの低域周波数損失特性補正
用可変等化器の回路図、 第１０図は１例の装荷ケーブルの高域周波数損失特性補
正用可変等化器の回路図、 第１１図は従来例の縦属接続形可変等化器のシグナルフ
ロー図、 第１２図は従来例の縦属接続形可変等化器の回路図を示
す。 図において、 １．２．ｎは回路ブロック、 １’、２’、３’　は基本回路、 １−１．　２−１．　　ｎ−１，５−１，Ｌ’　　−１
゜２’−１，３’　−１は入力加算器、 ＩＯは出力端加算器、 １−２．１−４．２−２．２−４．３−２．３−４．５
−２．５−４は乗算器、 １”−５，２”−５゜３’−５，５−５は出力加算器、 ３０〜３６．４０〜４２はオペアンプ、Ｒ１−Ｒ１５は
抵抗、 ０１〜Ｃ５はコンデンサを示す。 と窒気的ｊ二等４面７遍ろ二とｆ）−＝１明凹第　２　
図 １ＬＴｊｌＸ　　　　−５ｓｚ　　　　　　　　　　イ
旦しＩＫ）（ｚＥＯｄＢ２Ｌ７ｊｅ）６／イク・Ｉ／）
氷□３（記、萄１−）ンに線路劫・変んカ今傷合ｎすν
大升・１′生図昂　５　図 周親寂　−Ｋ）（Ｚ ＩＯ・１＝＝ｒ翌荷ケーブル／）刊Ｕ否長が変わった璃
合のす」夫特性図第　６　図 ｌ伊゛１ｎ８甘可７−グル周沙数傾大碕す１補正子可変
等蜆の口了召図第　ａ　図 Ｆ？Ｓ ／′多りｎ装４ｑアーフ゛ルｎ低セ翫へ碧淑４丈坦特・
ＩＩ正ｊ徂切１シ等イ１ｎ厄Ｕ各月１Ｚ合・）へ襞萄７
−ブル１ｙ）高ザ辷用３皮数絹久特す主神ＬＦｆｔ１４
化器Ｊ回Ｎｒ図 第　１０図

Claims (1)

1. 【特許請求の範囲】 入力端が加算器となっており、特性関数をｘ＿ｉ、特性
   可変のための係数をα＿ｉとした時、伝達関数が−２α
   ＿ｉｘ＿ｉ／（１＋α＿ｉｘ＿ｉ）のｎ個の回路ブロッ
   ク（１、２、・・・ｎ）をｎ段縦属接続し、又ｎ段縦属
   接続した次段に出力端加算器（１０）を設け、 入力信号を、該ｎ個の各回路ブロック（１、２、・・・
   ｎ）の入力加算器（１−１、２−１、・・・ｎ−１）及
   び該出力端加算器（１０）に入力させると共に、各回路
   ブロックの出力端の信号を、より後段の各回路ブロック
   の入力加算器及び該出力端加算器（１０）に入力させ、
   該出力端加算器（１０）の出力を信号出力とすることを
   特徴とする縦属接続形可変等化器。