JPH01194336A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01194336A JPH01194336A JP1866588A JP1866588A JPH01194336A JP H01194336 A JPH01194336 A JP H01194336A JP 1866588 A JP1866588 A JP 1866588A JP 1866588 A JP1866588 A JP 1866588A JP H01194336 A JPH01194336 A JP H01194336A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、バンプ電極を有す
る半導体装置に適用して有効な技術に関するものである
。
る半導体装置に適用して有効な技術に関するものである
。
バンプ電極を有する半導体装置では、半導体チップ上の
最上層の保護膜を選択的に開口して配線を露出させ、こ
の露出した配線および前記保護膜の開口の周辺にかけて
下地金属層を形成し、この下地金属層の上に半田等から
なるバンプ電極を形成する。前記下地金属層は、金属マ
スクを用いて、半導体チップ上に下から順に、Ｃｒ膜、
Ｃｕ膜。
最上層の保護膜を選択的に開口して配線を露出させ、こ
の露出した配線および前記保護膜の開口の周辺にかけて
下地金属層を形成し、この下地金属層の上に半田等から
なるバンプ電極を形成する。前記下地金属層は、金属マ
スクを用いて、半導体チップ上に下から順に、Ｃｒ膜、
Ｃｕ膜。
Ａｕ膜を積層して形成する。金属マスクを用いて積層し
ていたため、Ｃｒ膜、Ｃｕ膜、Ａ ｕ Ｉｌｌの端部は
揃っている。
ていたため、Ｃｒ膜、Ｃｕ膜、Ａ ｕ Ｉｌｌの端部は
揃っている。
本発明者は、前記下地金属層を検討した結果。
次の課題を見出した。
前述のように、従来のバンプ電極の下地金属層は、Ｃｒ
膜、Ｃｕ１ｉ、Ａｕ膜の端部が揃っているため、半導体
チップを実装したときに、バンプ電極に加る半導体チッ
プの主面と平行な方向の剪断応力が、下地金属層の端部
の下に集中し、この応力集中によって前記保護膜にクラ
ックを生じるという課題があった。
膜、Ｃｕ１ｉ、Ａｕ膜の端部が揃っているため、半導体
チップを実装したときに、バンプ電極に加る半導体チッ
プの主面と平行な方向の剪断応力が、下地金属層の端部
の下に集中し、この応力集中によって前記保護膜にクラ
ックを生じるという課題があった。
本発明の目的は、バンプ電極に加る剪断応力が下地金属
層の端部の下に集中するのを防止することにより、保護
膜にクラックが生じることのない信頼性の高い半導体装
置を提供することにある。
層の端部の下に集中するのを防止することにより、保護
膜にクラックが生じることのない信頼性の高い半導体装
置を提供することにある。
本発明の他の目的は、複数の金属膜を積層して構成され
る下地金属層の端部をセルファラインで精度よく階段状
に形成することにある。
る下地金属層の端部をセルファラインで精度よく階段状
に形成することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップ上の配線を覆って保護膜を設け
、該保護膜の前記配線の上の部分に開口を設けて前記配
線を露出させ、該開口内及びその周辺の保護膜の上に、
複数の金属膜からなる下地金属層を設け、該下地金属層
の上にバンプ電極を設けた半導体装置において、前記下
地金属膜を構成する下層の金属層をその上の金属膜より
大きな面積にして前記下地金属層の端部を階段状にした
ものである。
、該保護膜の前記配線の上の部分に開口を設けて前記配
線を露出させ、該開口内及びその周辺の保護膜の上に、
複数の金属膜からなる下地金属層を設け、該下地金属層
の上にバンプ電極を設けた半導体装置において、前記下
地金属膜を構成する下層の金属層をその上の金属膜より
大きな面積にして前記下地金属層の端部を階段状にした
ものである。
また、半導体チップ上の配線を覆う保護膜の前記配線の
上の部分に開口を形成する工程と、前記開口及びその周
辺の前記保護膜の上に複数層の金属膜からなる下地金属
層を形成する工程と、前記下地金属層の上にバンプ電極
を形成する工程とを備えた半導体装置の製造方法であっ
て、前記下地金属層を形成する工程は、前記開口内及び
その周辺の保護膜の上面の全面に前記複数層の金属膜を
下から順に積層する工程と、前記複数層の金属膜の前記
開口及びその近傍に対応した部分にエツチングマスクを
形成する工程と、前記複数層の金属膜の上層の金属膜の
前記マスクの下に隠れた部分のうちの周辺部分及び前記
エツチングマスクより外側の部分を等方性エツチングで
除去する工程と。
上の部分に開口を形成する工程と、前記開口及びその周
辺の前記保護膜の上に複数層の金属膜からなる下地金属
層を形成する工程と、前記下地金属層の上にバンプ電極
を形成する工程とを備えた半導体装置の製造方法であっ
て、前記下地金属層を形成する工程は、前記開口内及び
その周辺の保護膜の上面の全面に前記複数層の金属膜を
下から順に積層する工程と、前記複数層の金属膜の前記
開口及びその近傍に対応した部分にエツチングマスクを
形成する工程と、前記複数層の金属膜の上層の金属膜の
前記マスクの下に隠れた部分のうちの周辺部分及び前記
エツチングマスクより外側の部分を等方性エツチングで
除去する工程と。
前記上層の金属膜の下の金属膜の前記エツチングマスク
より外側の部分を異方性エツチングで除去して、前記上
層の金属膜の面積を下層の金属層より小さくして前記下
地金属層の端部を階段状に形成する工程とを備えたもの
である。
より外側の部分を異方性エツチングで除去して、前記上
層の金属膜の面積を下層の金属層より小さくして前記下
地金属層の端部を階段状に形成する工程とを備えたもの
である。
上述した手段によれば、バンプ電極に加った剪断応力が
、下地金属層の端部の下に集中することなく分散されて
その下の保護膜に加わるので、保護膜にクラックを生じ
ることのない信頼性の高い半導体装置を得ることができ
る。
、下地金属層の端部の下に集中することなく分散されて
その下の保護膜に加わるので、保護膜にクラックを生じ
ることのない信頼性の高い半導体装置を得ることができ
る。
また、一つのエツチングマスクを使って上層の金属膜を
下層の金属膜より小さくパターニングするので、下地金
属層の端部をセルファラインで精度よく階段状にするこ
とができる。
下層の金属膜より小さくパターニングするので、下地金
属層の端部をセルファラインで精度よく階段状にするこ
とができる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本発明の一実施例の半導体装置のバンプ電極
部分の断面図、 第２図は、下地金属層の端部を階段状にすると、パッシ
ベーション膜に加る応力が分散されることを説明するた
めの図、 第３図は、下地金属層を成すＣｒ膜と合金膜の端部を揃
えると、パッシベーション膜に加わる応力がパッシベー
ション膜の前記下地金属膜の端部の下の部分に集中する
ことを説明するための図である。
部分の断面図、 第２図は、下地金属層の端部を階段状にすると、パッシ
ベーション膜に加る応力が分散されることを説明するた
めの図、 第３図は、下地金属層を成すＣｒ膜と合金膜の端部を揃
えると、パッシベーション膜に加わる応力がパッシベー
ション膜の前記下地金属膜の端部の下の部分に集中する
ことを説明するための図である。
第４図は、第１図に示したバンプ電極の半導体チップ上
におけるレイアウトを示した平面図、第５図は、第４図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第６図は、第５図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第７図は、第６図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
におけるレイアウトを示した平面図、第５図は、第４図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第６図は、第５図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第７図は、第６図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
第１図において、１はｐ−型単結晶シリコンからなる半
導体チップであり、２はＰ型チャネルストッパ領域、３
はフィールド絶縁膜である。半導体チップ１の主面には
、例えばバイポーラトランジスタ４が形成しである。こ
のバイポーラトランジスタ４は、ｎ７型埋込み層５、ｎ
−型コレクタ領域６、ｐ型ベース領域７、ゴ型エミッタ
領域゛８１、ｄ型コレクタ引き出し領域９とで構成しで
ある。半導体チップ１上には、第１層目のアルミニウム
配線１０、例えば酸化シリコン膜からなる第１層目のパ
ッシベーション膜１１、第２層目のアルミニウム配［１
３、例えばリンシリケートガラス（Ｐ Ｓ Ｇ）膜から
なる第２層目のパッシベーション膜１４．第３層目のア
ルミニウム配置１Ａ１６、例えばＰＳＧ膜からなる第２
層目のパッシベーション膜１７、第４層目のアルミニウ
ム配線１９．最上層のパッシベーション膜を構成する窒
化シリコン膜２０とこの上の酸化シリコン膜２１が形成
しである。２４はアルミニウム配線１０をベース７、エ
ミッタ８あるいはコレクタ引出し領域９に接続するため
の接続孔、１２はアルミニウム配線１３をアルミニウム
配線１０に接続するための接続孔、１５はアルミニウム
配線１６をアルミニウム配線１３に接続するための接続
孔、１８はアルミニウム配線１９をアルミニウム配線１
６に接続するための接続孔である。最上層のパッシベー
ション膜２０゜２１は、アルミニウム配線１９の上の部
分が選択的に除去されて開口２２となっている。そして
、配線１９の開口２２から露出している部分および開口
２２の側壁を成す窒化シリコン膜２０と酸化シリコン膜
２１の側面さらに酸化シリコン膜２１の開口２２の周辺
に下地金属層２５が設けである。この下地金属層２５を
介して１例えば半田からなるバンプ電極２３をアルミニ
ウム配線１９に接続している。
導体チップであり、２はＰ型チャネルストッパ領域、３
はフィールド絶縁膜である。半導体チップ１の主面には
、例えばバイポーラトランジスタ４が形成しである。こ
のバイポーラトランジスタ４は、ｎ７型埋込み層５、ｎ
−型コレクタ領域６、ｐ型ベース領域７、ゴ型エミッタ
領域゛８１、ｄ型コレクタ引き出し領域９とで構成しで
ある。半導体チップ１上には、第１層目のアルミニウム
配線１０、例えば酸化シリコン膜からなる第１層目のパ
ッシベーション膜１１、第２層目のアルミニウム配［１
３、例えばリンシリケートガラス（Ｐ Ｓ Ｇ）膜から
なる第２層目のパッシベーション膜１４．第３層目のア
ルミニウム配置１Ａ１６、例えばＰＳＧ膜からなる第２
層目のパッシベーション膜１７、第４層目のアルミニウ
ム配線１９．最上層のパッシベーション膜を構成する窒
化シリコン膜２０とこの上の酸化シリコン膜２１が形成
しである。２４はアルミニウム配線１０をベース７、エ
ミッタ８あるいはコレクタ引出し領域９に接続するため
の接続孔、１２はアルミニウム配線１３をアルミニウム
配線１０に接続するための接続孔、１５はアルミニウム
配線１６をアルミニウム配線１３に接続するための接続
孔、１８はアルミニウム配線１９をアルミニウム配線１
６に接続するための接続孔である。最上層のパッシベー
ション膜２０゜２１は、アルミニウム配線１９の上の部
分が選択的に除去されて開口２２となっている。そして
、配線１９の開口２２から露出している部分および開口
２２の側壁を成す窒化シリコン膜２０と酸化シリコン膜
２１の側面さらに酸化シリコン膜２１の開口２２の周辺
に下地金属層２５が設けである。この下地金属層２５を
介して１例えば半田からなるバンプ電極２３をアルミニ
ウム配線１９に接続している。
前記下地金属層２５は、Ｃｒ膜２５Ａの上にＣｕとＳｎ
の合金膜２５Ｂを積層した２層膜からなっている。Ｃｒ
膜２５の膜厚は１０００人程度であり、合金膜２５Ｂの
膜厚は６０００人程度である。そして、Ｃｒ膜２５Ａを
合金膜２５Ｂより大きな面積にして、Ｃｒ膜２５Ａの周
辺が合金膜２５Ｂより外側へ出るようにしている。この
ため、下地金属層２５の端部Ｉ（破線で囲んだ部分）は
階段状になっている。また、バンプ電極２３は、合金膜
２５Ｂの上のみに形成されており、合金膜２５Ｂから露
出しているＣｒ膜２５Ａの上には形成されていない。
の合金膜２５Ｂを積層した２層膜からなっている。Ｃｒ
膜２５の膜厚は１０００人程度であり、合金膜２５Ｂの
膜厚は６０００人程度である。そして、Ｃｒ膜２５Ａを
合金膜２５Ｂより大きな面積にして、Ｃｒ膜２５Ａの周
辺が合金膜２５Ｂより外側へ出るようにしている。この
ため、下地金属層２５の端部Ｉ（破線で囲んだ部分）は
階段状になっている。また、バンプ電極２３は、合金膜
２５Ｂの上のみに形成されており、合金膜２５Ｂから露
出しているＣｒ膜２５Ａの上には形成されていない。
バンプ電極２３の半導体チップ１と反対側は、チップキ
ャリア１０１のアルミニウム配線３０に下地金属層２６
を介して接続されている。この下地金属層２６は、Ｃｒ
膜２６Ａの下にＣｕとＳｎの合金膜２８Ｂを積層した２
層膜からなっている。本実施例では、チップキャリア１
０１側の下地金属層２６の端部■（破線で囲んだ部分）
も、Ｃｒ膜２６Ａを合金膜２６Ｂより大きな面積にして
階段状にしている。しかし、この下地金属膜２６は、必
ずしも階段状にする必要はない。３１はアルミニウム配
線３０を覆うパッシベーション膜であり、３２はパッシ
ベーション膜３１を選択的に除去して形成した開口であ
る。
ャリア１０１のアルミニウム配線３０に下地金属層２６
を介して接続されている。この下地金属層２６は、Ｃｒ
膜２６Ａの下にＣｕとＳｎの合金膜２８Ｂを積層した２
層膜からなっている。本実施例では、チップキャリア１
０１側の下地金属層２６の端部■（破線で囲んだ部分）
も、Ｃｒ膜２６Ａを合金膜２６Ｂより大きな面積にして
階段状にしている。しかし、この下地金属膜２６は、必
ずしも階段状にする必要はない。３１はアルミニウム配
線３０を覆うパッシベーション膜であり、３２はパッシ
ベーション膜３１を選択的に除去して形成した開口であ
る。
ここで、バンプ電極２３に加った剪断応力Ｆによりパッ
シベーション膜２１に生じる応力を実験的に測定した結
果、第３図に示したように、従来のようにＣｒ膜２５Ａ
と合金膜２５Ｂの端部を揃えると。
シベーション膜２１に生じる応力を実験的に測定した結
果、第３図に示したように、従来のようにＣｒ膜２５Ａ
と合金膜２５Ｂの端部を揃えると。
バンプ電極２３に加った剪断応力Ｆはそれらの端部の下
Ａ１に集中するが、第２図に示すように１本実施例のよ
うに、Ｃｒ膜２５Ａを合金膜２５Ｂより大きくして端部
を階段状にすると、パッシベーション膜２１に加わる集
中応力が合金膜２５Ｂの端部の下の部分Ａ□と、Ｃ＋−
膜２５Ａの下の部分Ａ２の２個所に分散されることが明
らかになった。第２図において、Ｑは応力−位置特性曲
線である。このように、下地金属層２５の端部を階段状
にすることにより、パッシベーション膜２１に加る応力
を分散することができる。
Ａ１に集中するが、第２図に示すように１本実施例のよ
うに、Ｃｒ膜２５Ａを合金膜２５Ｂより大きくして端部
を階段状にすると、パッシベーション膜２１に加わる集
中応力が合金膜２５Ｂの端部の下の部分Ａ□と、Ｃ＋−
膜２５Ａの下の部分Ａ２の２個所に分散されることが明
らかになった。第２図において、Ｑは応力−位置特性曲
線である。このように、下地金属層２５の端部を階段状
にすることにより、パッシベーション膜２１に加る応力
を分散することができる。
前記バンプ電極２３は、第４図に示したようなレイアウ
トで半導体チップ１上に配置されている。
トで半導体チップ１上に配置されている。
第４図において、−点鎖線で囲んだ領域ＩＡはメモリや
ロジックが設けられた領域であり、領域ＩＡの外側は入
出力回路が設けられている領域である。この半導体チッ
プ１は、第５図に示すように、チップキャリア型パッケ
ージ１００の中に収納される。
ロジックが設けられた領域であり、領域ＩＡの外側は入
出力回路が設けられている領域である。この半導体チッ
プ１は、第５図に示すように、チップキャリア型パッケ
ージ１００の中に収納される。
第５図において、１００はチップキャリア型パッケージ
（以下、単にパッケージという）である。
（以下、単にパッケージという）である。
半導体チップ１のバンプｆｆ電極２３は、パッケージ１
００の例えばアルミナ（ＡＱ＊ｏａ）又はムライト（３
ＡＱ、Ｏ，・２ Ｓ ｉ Ｏ，）等からなるチップキャ
リア１０１上の配線に接続されている。また、半導体チ
ップ１の裏面は例えば半田からなる接着材（ろう材）１
０３を介して、パッケージ１００の例えばアルミナイド
ライド等からなるキャップ１０２に取り付けられている
。キャップ１０２の周辺部は、例えば半田からなる封止
接着材（ろう材）１０４を介してチップキャリア１０１
に取り付けられている。１０５は例えば半田からなるバ
ンプ電極である。このパッケージ１００は、第６図に示
したように、マルチチップモジュール２００の中に複数
個設けられる。
００の例えばアルミナ（ＡＱ＊ｏａ）又はムライト（３
ＡＱ、Ｏ，・２ Ｓ ｉ Ｏ，）等からなるチップキャ
リア１０１上の配線に接続されている。また、半導体チ
ップ１の裏面は例えば半田からなる接着材（ろう材）１
０３を介して、パッケージ１００の例えばアルミナイド
ライド等からなるキャップ１０２に取り付けられている
。キャップ１０２の周辺部は、例えば半田からなる封止
接着材（ろう材）１０４を介してチップキャリア１０１
に取り付けられている。１０５は例えば半田からなるバ
ンプ電極である。このパッケージ１００は、第６図に示
したように、マルチチップモジュール２００の中に複数
個設けられる。
パッケージ１００は、例えばムライト（３ＡＱ、Ｏ，・
２ Ｓ ｉ Ｏ，）からなるモジュール基板（セラミッ
ク基板）２０１の上に複数個搭載されており、またパッ
ケージ１００の上面は、くし歯型下部放熱部材２０３と
これに嵌合するくし歯型上部放熱部材２０４を介して冷
却ブロック２０２により冷却されている。
２ Ｓ ｉ Ｏ，）からなるモジュール基板（セラミッ
ク基板）２０１の上に複数個搭載されており、またパッ
ケージ１００の上面は、くし歯型下部放熱部材２０３と
これに嵌合するくし歯型上部放熱部材２０４を介して冷
却ブロック２０２により冷却されている。
冷却ブロック２０２は例えばＣｕとＷの合金からなり、
＜シ歯型下部放熱部材２０３およびくし歯型上部放熱部
材２０４は例えばＣｕからなっている。２０５は冷却ブ
ロック２０２に設けられている流路であり、この中を冷
却水２０６が流れるようになっている。
＜シ歯型下部放熱部材２０３およびくし歯型上部放熱部
材２０４は例えばＣｕからなっている。２０５は冷却ブ
ロック２０２に設けられている流路であり、この中を冷
却水２０６が流れるようになっている。
冷却ブロック２０２の側部は、例えば半田からなる封止
接着材（ろう材）２０７によってモジュール基板２０１
に取り付けられている。２０８はモジュール基板２０１
に設けられた入出力ビンである。このマルチチップモジ
ュール２００は、第７図に示したように、多層プリント
基板３００上に多数実装される。
接着材（ろう材）２０７によってモジュール基板２０１
に取り付けられている。２０８はモジュール基板２０１
に設けられた入出力ビンである。このマルチチップモジ
ュール２００は、第７図に示したように、多層プリント
基板３００上に多数実装される。
マルチチップモジュール２００の多層プリント基板３０
０上への実装は、前記入出力ピン２０８を多層プリント
基板３００の穴（図示していない）に差し込むことによ
り行なう、３０１は冷却パイプであり、この冷却パイプ
３０１から前記冷却ブロック２０２の流路２０５に前記
冷却水２０６を流すことができるようになっている。
０上への実装は、前記入出力ピン２０８を多層プリント
基板３００の穴（図示していない）に差し込むことによ
り行なう、３０１は冷却パイプであり、この冷却パイプ
３０１から前記冷却ブロック２０２の流路２０５に前記
冷却水２０６を流すことができるようになっている。
次に、前記半導体装置の下地金属層２５の形成方法を説
明する。
明する。
第８図乃至第１６ｒＪＡは、前記半導体装置の製造工程
における第１図と同一部分の断面図である。
における第１図と同一部分の断面図である。
本実施例の半導体装置の製造方法は、まず第８図に示す
ように、ｐ−型半導体チップ１にｐ型チャネルストッパ
領域２、フィールド絶縁膜３、ゴ型埋込み層５、に型コ
レクタ領域６、ｐ型ベース領域フ、ｒ１″型エミッタ領
域８、ｄ型コレクタ引き出し領域９をそれぞれ形成する
。さらに、接続孔２４、第１層目のアルミニウム配線１
０、第１層目のパッシベーション膜（例えば酸化シリコ
ン膜）１１．接続孔１２、第２層目のアルミニウム配線
１３、第２層目のパッシベーション膜（例えばＰＳＧ膜
）１４、接続孔１５．第３層目のアルミニウム配線１６
、第３層目のパッシベーション膜（例えば酸化シリコン
膜）１７．接続孔１８、第４層目のアルミニウム配線１
９を形成する。そして、このアルミニウム配線１９を覆
うように１例えばプラズマＣＶＤによって窒化シリコン
膜２０を形成し、この上にさらに例えばプラズマＣＶＤ
によって酸化シリコン膜２１を形成する２次に、第９図
に示すように、酸化シリコン膜２１の上にレジスト膜４
０を形成し、これのバンプ電極２３が形成される部分に
対応した部分を除去して開口４１を形成する。次に、レ
ジスト膜４０の開口４１から露出している部分の酸化シ
リコン膜２１をウェットエツチングによって除去し、こ
の後、前記開口４１および酸化シリコン膜２１から露出
した部分の窒化シリコン膜２０をドライエツチングで除
去して開口２２を形成する。この開口２２を形成した後
。
ように、ｐ−型半導体チップ１にｐ型チャネルストッパ
領域２、フィールド絶縁膜３、ゴ型埋込み層５、に型コ
レクタ領域６、ｐ型ベース領域フ、ｒ１″型エミッタ領
域８、ｄ型コレクタ引き出し領域９をそれぞれ形成する
。さらに、接続孔２４、第１層目のアルミニウム配線１
０、第１層目のパッシベーション膜（例えば酸化シリコ
ン膜）１１．接続孔１２、第２層目のアルミニウム配線
１３、第２層目のパッシベーション膜（例えばＰＳＧ膜
）１４、接続孔１５．第３層目のアルミニウム配線１６
、第３層目のパッシベーション膜（例えば酸化シリコン
膜）１７．接続孔１８、第４層目のアルミニウム配線１
９を形成する。そして、このアルミニウム配線１９を覆
うように１例えばプラズマＣＶＤによって窒化シリコン
膜２０を形成し、この上にさらに例えばプラズマＣＶＤ
によって酸化シリコン膜２１を形成する２次に、第９図
に示すように、酸化シリコン膜２１の上にレジスト膜４
０を形成し、これのバンプ電極２３が形成される部分に
対応した部分を除去して開口４１を形成する。次に、レ
ジスト膜４０の開口４１から露出している部分の酸化シ
リコン膜２１をウェットエツチングによって除去し、こ
の後、前記開口４１および酸化シリコン膜２１から露出
した部分の窒化シリコン膜２０をドライエツチングで除
去して開口２２を形成する。この開口２２を形成した後
。
レジスト膜４０を除去する。開口２２からは配線１９が
露出する０次に、第１０図に示すように、酸化シリコン
膜２１上の全面および露出している配線１９の上に下か
ら順に１例えば蒸着でＣｒ膜２５Ａ、Ｃｕ膜２５Ｂ、Ａ
ｕ膜２５Ｇを積層する。Ｃｒ膜２５Ａの膜厚は１２００
人程度１Ｃｕ膜２５Ｂの膜厚は６０００λ程度、Ａｕ膜
２５Ｃの膜厚は１０００人程度人程る。次に、第１１図
に示すように、Ａｕ膜２５Ｃのバンプ電極２３が形成さ
れる部分の上にレジスト膜４２を形成する。次に、Ａｕ
膜２５ＣとＣｕ膜のレジスト膜４２から露出している部
分を例えばヨウ素とヨウ化アンモニウムの混合液（Ｉ、
＋ＮＨ４Ｉ）でエツチングする。このエツチングではＡ
ｕ膜２５ＣとＣｕ膜２５Ｂのレジスト膜４２の下の部分
の周辺部分もエツチングする。次に、第１２図に示すよ
うに、前記と同一のレジスト膜４２をマスクとして、Ｃ
ｒ膜２５Ａのレジスト膜４２より外側の部分を異方性エ
ツチング（エツチングガスとしては例えばＣＦ４＋０□
）でエツチングする。Ｃｒ膜２５Ａをエツチングした後
、レジスト膜４２を除去する。
露出する０次に、第１０図に示すように、酸化シリコン
膜２１上の全面および露出している配線１９の上に下か
ら順に１例えば蒸着でＣｒ膜２５Ａ、Ｃｕ膜２５Ｂ、Ａ
ｕ膜２５Ｇを積層する。Ｃｒ膜２５Ａの膜厚は１２００
人程度１Ｃｕ膜２５Ｂの膜厚は６０００λ程度、Ａｕ膜
２５Ｃの膜厚は１０００人程度人程る。次に、第１１図
に示すように、Ａｕ膜２５Ｃのバンプ電極２３が形成さ
れる部分の上にレジスト膜４２を形成する。次に、Ａｕ
膜２５ＣとＣｕ膜のレジスト膜４２から露出している部
分を例えばヨウ素とヨウ化アンモニウムの混合液（Ｉ、
＋ＮＨ４Ｉ）でエツチングする。このエツチングではＡ
ｕ膜２５ＣとＣｕ膜２５Ｂのレジスト膜４２の下の部分
の周辺部分もエツチングする。次に、第１２図に示すよ
うに、前記と同一のレジスト膜４２をマスクとして、Ｃ
ｒ膜２５Ａのレジスト膜４２より外側の部分を異方性エ
ツチング（エツチングガスとしては例えばＣＦ４＋０□
）でエツチングする。Ｃｒ膜２５Ａをエツチングした後
、レジスト膜４２を除去する。
前述のように、Ａｕ膜２５ＣとＣｕ膜２５Ｂはレジスト
膜４２の下の部分もエツチングするのに対して、Ｃｒ膜
２５ＡはレジストｌｌＩ４２より外側の部分のみをエツ
チングするので、Ｃｒ膜２５Ａの周辺部分がＡＵ膜２５
Ｃ及びＣｕ膜２５Ｂより外側へ出た階段状になる。また
、同じレジスト膜４２を用いてＡｕ膜２５Ｃ，Ｃｕ膜２
５Ｂ、Ｃｒ膜２５Ａのそれぞれをバターニングするので
、Ａｕ膜２５Ｃ，Ｃｕ膜２５ＢとＣｒ膜２５Ａの間に合
せずれのないセルファラインでバターニングがなされて
いる。
膜４２の下の部分もエツチングするのに対して、Ｃｒ膜
２５ＡはレジストｌｌＩ４２より外側の部分のみをエツ
チングするので、Ｃｒ膜２５Ａの周辺部分がＡＵ膜２５
Ｃ及びＣｕ膜２５Ｂより外側へ出た階段状になる。また
、同じレジスト膜４２を用いてＡｕ膜２５Ｃ，Ｃｕ膜２
５Ｂ、Ｃｒ膜２５Ａのそれぞれをバターニングするので
、Ａｕ膜２５Ｃ，Ｃｕ膜２５ＢとＣｒ膜２５Ａの間に合
せずれのないセルファラインでバターニングがなされて
いる。
次に、第１３図に示すように、酸化シリコン膜２１及び
Ａｕ膜２５Ｃ，Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上の全面
にレジスト膜４３を形成し、この後、Ａｕ膜２５Ｃ，Ｃ
ｕ膜２５Ｂ、Ｃｒ膜２５Ａの上に開口４４を形成する。
Ａｕ膜２５Ｃ，Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上の全面
にレジスト膜４３を形成し、この後、Ａｕ膜２５Ｃ，Ｃ
ｕ膜２５Ｂ、Ｃｒ膜２５Ａの上に開口４４を形成する。
次に、第１４図に示すように、Ａｕ膜２５Ｃ，Ｃｕ膜２
５Ｂ、Ｃｒ膜２５Ａの上およびレジスト膜４４の上に例
えば蒸着でＰｂ２３Ａを形成し、続いてＰｂ２３Ａの表
面に５ｎ２３Ｂを形成する。この後、第１５図に示すよ
うに、レジスト膜４４を洗い流すことによってその上の
Ｐｂ２３Ａおよび５ｎ２３Ｂを取り除く（いわゆるリフ
トオフ）。次に、所定の温度で熱処理を行ってＰｂ２３
Ａと５ｎ２３Ｂを合金化させて第１６図に示すように、
はぼ球状のバンプ電極２３を形成する。この合金化のと
きに前記５ｎ２３ＢがＣｕ膜２５Ｂと合金化してＣｕ膜
２５Ｂは、ＣｕとＳｎの合金膜２５Ｂとなる。また、前
記Ａｕ１！１２５Ｇはバンプ電極２３の中に拡散するの
で、下地金属層２５としては、Ｃｒ膜２５Ａと合金膜２
５Ｂが残る。なお、Ｃｒ膜２５Ａとバンプ（半田）２３
は、ぬれ性が悪いのでＣｒ膜２５Ａの上にバンプ２３が
載ることはない。
５Ｂ、Ｃｒ膜２５Ａの上およびレジスト膜４４の上に例
えば蒸着でＰｂ２３Ａを形成し、続いてＰｂ２３Ａの表
面に５ｎ２３Ｂを形成する。この後、第１５図に示すよ
うに、レジスト膜４４を洗い流すことによってその上の
Ｐｂ２３Ａおよび５ｎ２３Ｂを取り除く（いわゆるリフ
トオフ）。次に、所定の温度で熱処理を行ってＰｂ２３
Ａと５ｎ２３Ｂを合金化させて第１６図に示すように、
はぼ球状のバンプ電極２３を形成する。この合金化のと
きに前記５ｎ２３ＢがＣｕ膜２５Ｂと合金化してＣｕ膜
２５Ｂは、ＣｕとＳｎの合金膜２５Ｂとなる。また、前
記Ａｕ１！１２５Ｇはバンプ電極２３の中に拡散するの
で、下地金属層２５としては、Ｃｒ膜２５Ａと合金膜２
５Ｂが残る。なお、Ｃｒ膜２５Ａとバンプ（半田）２３
は、ぬれ性が悪いのでＣｒ膜２５Ａの上にバンプ２３が
載ることはない。
この後、第１図に示したように、所定の温度を加えて、
バンプ電極２３をチップキャリア１０１側の下地全屈膜
２６に接続する。
バンプ電極２３をチップキャリア１０１側の下地全屈膜
２６に接続する。
以上、説明したように、本実施例によれば、半導体チッ
プ１上の配線１９を覆って保護膜２０．２１を設け、該
保護膜２０．２１の前記配ｍ１９の上の部分に開口２２
を設けて前記配線１９を露出させ、該開口２２内及びそ
の周辺の保護膜２０．２１の上に、複数の金層膜２５Ａ
、２５Ｂからなる下地金属層２５を設け、該下地金属層
２５の上にバンプ電極２３を設けた半導体装置において
、前記下地金属層２５を構成する下層の金属膜２５Ａを
その上の金属膜２５Ｂより大きな面積にして前記下地金
属層２５の端部を階段状にしたことにより、バンプ電極
２３に加った剪断応力が、下地金属層２５の端部の下に
集中することなく分散されてその下の保護膜２０．２１
に加るので、保護膜２０、２１にクラックを生じること
のない信頼性の高い半導体装置を得ることができる。
プ１上の配線１９を覆って保護膜２０．２１を設け、該
保護膜２０．２１の前記配ｍ１９の上の部分に開口２２
を設けて前記配線１９を露出させ、該開口２２内及びそ
の周辺の保護膜２０．２１の上に、複数の金層膜２５Ａ
、２５Ｂからなる下地金属層２５を設け、該下地金属層
２５の上にバンプ電極２３を設けた半導体装置において
、前記下地金属層２５を構成する下層の金属膜２５Ａを
その上の金属膜２５Ｂより大きな面積にして前記下地金
属層２５の端部を階段状にしたことにより、バンプ電極
２３に加った剪断応力が、下地金属層２５の端部の下に
集中することなく分散されてその下の保護膜２０．２１
に加るので、保護膜２０、２１にクラックを生じること
のない信頼性の高い半導体装置を得ることができる。
また、半導体チップ１上の配線１９を覆う保護膜２０、
２１の前記配線１９の上の部分に開口２２を形成する工
程と、前記開口２２及びその周辺の前記保護膜２０、２
１の上に複数層の金属膜２５Ａ、２５Ｂからなる下地金
属層２５を形成する工程と、前記下地金属層２５の上に
バンプ電極２３を形成する工程とを備えた半導体装置の
製造方法であって、前記下地金属層２５を形成する工程
は、前記開口２２内及びその周辺の保護膜２０．２１の
上面の全面に前記複数層の金属膜２５Ａ、２５Ｂを下か
ら順に積層する工程と、前記複数層の金属膜２５Ａ、２
５Ｂの前記開口２２及びその近傍に対応した部分にエツ
チングマスク４２を形成する工程と、前記複数層の金属
膜２５Ａ、２５Ｂの上層の金属膜２５Ｂの前記マスク４
２の下に隠れた部分のうちの周辺部分及び前記エツチン
グマスク４２から露出している部分を等方性エツチング
で除去する工程と、前記上層の金属膜２５Ｂの下の金属
膜２５Ａの前記エツチングマスク４２より外側の部分を
異方性エツチングで除去する工程とを備えることにより
、一つのエツチングマスク４２を使って上層の金属膜２
５Ｂを下層の金属膜２５Ａより小さくパターニングして
前記下地金属層２５の端部を階段状に形成するので、下
地金属層２５の端部をセルファラインで精度よく階段状
にすることができる。
２１の前記配線１９の上の部分に開口２２を形成する工
程と、前記開口２２及びその周辺の前記保護膜２０、２
１の上に複数層の金属膜２５Ａ、２５Ｂからなる下地金
属層２５を形成する工程と、前記下地金属層２５の上に
バンプ電極２３を形成する工程とを備えた半導体装置の
製造方法であって、前記下地金属層２５を形成する工程
は、前記開口２２内及びその周辺の保護膜２０．２１の
上面の全面に前記複数層の金属膜２５Ａ、２５Ｂを下か
ら順に積層する工程と、前記複数層の金属膜２５Ａ、２
５Ｂの前記開口２２及びその近傍に対応した部分にエツ
チングマスク４２を形成する工程と、前記複数層の金属
膜２５Ａ、２５Ｂの上層の金属膜２５Ｂの前記マスク４
２の下に隠れた部分のうちの周辺部分及び前記エツチン
グマスク４２から露出している部分を等方性エツチング
で除去する工程と、前記上層の金属膜２５Ｂの下の金属
膜２５Ａの前記エツチングマスク４２より外側の部分を
異方性エツチングで除去する工程とを備えることにより
、一つのエツチングマスク４２を使って上層の金属膜２
５Ｂを下層の金属膜２５Ａより小さくパターニングして
前記下地金属層２５の端部を階段状に形成するので、下
地金属層２５の端部をセルファラインで精度よく階段状
にすることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、前記下地金属膜２５を構成するためのＣＵとＳ
ｎとの合金膜２５ＢとＣｒ１ｌｉ２５Ａの間に、Ｃｒと
Ｃｕの合金膜を設けるようにしてもよい、ＣｒとＣｕの
混合比は、Ｃｒ：Ｃｕ膜１：３程度にする。
ｎとの合金膜２５ＢとＣｒ１ｌｉ２５Ａの間に、Ｃｒと
Ｃｕの合金膜を設けるようにしてもよい、ＣｒとＣｕの
混合比は、Ｃｒ：Ｃｕ膜１：３程度にする。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
バンプ電極に加った剪断応力が、下地金属層の端部の下
に集中することなく分散されてその下の保護膜に加るの
で、保護膜にクラックを生じることのない信頼性の高い
半導体装置を得ることができる。
に集中することなく分散されてその下の保護膜に加るの
で、保護膜にクラックを生じることのない信頼性の高い
半導体装置を得ることができる。
また、下地金属層の端部をセルファラインで精度よく階
段状にすることができる。
段状にすることができる。
第１図は、本発明の一実施例の半導体装置のバンプ電極
部分の断面図、 第２図は、前記バンプ電極の下地金属層の端部を階段状
にした場合のパッシベーション膜に加る応力の分布を説
明するための図。 第３図は、前記バンプ電極の下地金属層のＣｒ膜と合金
膜の端部を揃えた場合のパッシベーション膜に加る応力
の分布を説明するための図、第４図は、第１図に示した
バンプ電極の半導体チップ上におけるレイアウトを示し
た平面図、第５図は、第４図に示した半導体チップを収
納したチップキャリア型パッケージの断面図、第６図は
、第５図に示したパッケージを複数個収納したマルチチ
ップモジュールの断面図。 第７図は、第６図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、第８図乃至第１
６図は、前記半導体装置の製造工程における第１図と同
一部分の断面図である。 図中、１０．１３．１６．１９・・・アルミニウム配線
、１２゜Ｉｓ、 １８．２４・・・接続孔、１１．１４
．１７．２０．２１・・・パッジベージ目ン膜、２２・
・・開口、２５・・・下地金属層、２５Ａ−Ｃｒ膜、２
５Ｂ−Ｃｕ膜、 ２５ Ｃ−Ａ ｕ膜、２３−・・バン
プ電極、 ２３Ａ ・Ｐ ｂ膜、２３Ｂ −Ｓ ｎ膜、
４０゜４２．４３・・・レジスト膜である。
部分の断面図、 第２図は、前記バンプ電極の下地金属層の端部を階段状
にした場合のパッシベーション膜に加る応力の分布を説
明するための図。 第３図は、前記バンプ電極の下地金属層のＣｒ膜と合金
膜の端部を揃えた場合のパッシベーション膜に加る応力
の分布を説明するための図、第４図は、第１図に示した
バンプ電極の半導体チップ上におけるレイアウトを示し
た平面図、第５図は、第４図に示した半導体チップを収
納したチップキャリア型パッケージの断面図、第６図は
、第５図に示したパッケージを複数個収納したマルチチ
ップモジュールの断面図。 第７図は、第６図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、第８図乃至第１
６図は、前記半導体装置の製造工程における第１図と同
一部分の断面図である。 図中、１０．１３．１６．１９・・・アルミニウム配線
、１２゜Ｉｓ、 １８．２４・・・接続孔、１１．１４
．１７．２０．２１・・・パッジベージ目ン膜、２２・
・・開口、２５・・・下地金属層、２５Ａ−Ｃｒ膜、２
５Ｂ−Ｃｕ膜、 ２５ Ｃ−Ａ ｕ膜、２３−・・バン
プ電極、 ２３Ａ ・Ｐ ｂ膜、２３Ｂ −Ｓ ｎ膜、
４０゜４２．４３・・・レジスト膜である。
Claims (1)
- 【特許請求の範囲】 １、半導体チップ上の配線を覆って保護膜を設け、該保
護膜の前記配線の上の部分に開口を設けて前記配線を露
出させ、該開口内及びその周辺の保護膜の上に、複数の
金属膜からなる下地金属層を設け、該下地金属層の上に
バンプ電極を設けた半導体装置において、前記下地金属
膜を構成する下層の金属層をその上の金属膜より大きな
面積にして前記下地金属層の端部を階段状にしたことを
特徴とする半導体装置。 ２、前記保護膜は、酸化シリコン膜、窒化シリコン膜等
の無機膜からなることを特徴とする特許請求の範囲第１
項記載の半導体装置。 ３、前記下層の金属膜はＣｒ膜であり、上層の金属膜は
ＣｕとＳｎの合金膜であることを特徴とする特許請求の
範囲第１項記載の半導体装置。 ４、前記バンプ電極は、半田からなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ５、半導体チップ上の配線を覆う保護膜の前記配線の上
の部分に開口を形成する工程と、前記開口及びその周辺
の前記保護膜の上に複数層の金属膜からなる下地金属層
を形成する工程と、前記下地金属層の上にバンプ電極を
形成する工程とを備えた半導体装置の製造方法であって
、前記下地金属層を形成する工程は、前記開口内及びそ
の周辺の保護膜の上面の全面に前記複数層の金属膜を下
から順に積層する工程と、前記複数層の金属膜の前記開
口及びその近傍に対応した部分にエッチングマスクを形
成する工程と、前記複数層の金属膜の上層の金属膜の前
記マスクの下に隠れた部分のうちの周辺部分及び前記エ
ッチングマスクより外側の部分を等方性エッチングで除
去する工程と、前記上層の金属膜の下の金属膜の前記エ
ッチングマスクより外側の部分を異方性エッチングで除
去して、前記上層の金属膜の面積を下層の金属層より小
さくして前記下地金属層の端部を階段状に形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 ６、前記保護膜は、酸化シリコン膜、窒化シリコン膜等
の無機膜からなることを特徴とする特許請求の範囲第５
項記載の半導体装置の製造方法。 ７、前記下層の金属膜はＣｒ膜からなり、前記上層の金
属膜はＣｕ膜からなることを特徴とする特許請求の範囲
第５項記載の半導体装置の製造方法。 ８、前記バンプ電極は、半田からなることを特徴とする
特許請求の範囲第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866588A JPH01194336A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866588A JPH01194336A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194336A true JPH01194336A (ja) | 1989-08-04 |
Family
ID=11977907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1866588A Pending JPH01194336A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384283A (en) * | 1993-12-10 | 1995-01-24 | International Business Machines Corporation | Resist protection of ball limiting metal during etch process |
-
1988
- 1988-01-28 JP JP1866588A patent/JPH01194336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384283A (en) * | 1993-12-10 | 1995-01-24 | International Business Machines Corporation | Resist protection of ball limiting metal during etch process |
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