JPH01192175A - Semiconductor device - Google Patents
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にパワーＭＯ３ＦＥＴ（メタ
ル・オキサイド・セミコンダクタ型電界効果トランジス
タ）単体またはパワーＭＯ３ＦＥＴを組み込んだＭＯＳ
ＩＣ等の半導体装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to semiconductor devices, particularly power MO3FET (metal oxide semiconductor field effect transistor) alone or MOS incorporating a power MO3FET.
It relates to semiconductor devices such as ICs.
パワーＭＯ３ＦＥＴは、周波数特性が優れ、スイッチン
グスピードが速く、かつ低電力で駆動できる等多くの特
長を有することから、近年多くの産業分野で使用されて
いる。たとえば、日経マグロウヒル社発行「日経エレク
トロニクス」１９８６年５月１９日号、Ｐ１６５〜Ｐ１
８８←は、パワーＭＯＳ Ｆ ＥＴの開発の焦点は、低
耐圧品および高耐圧品に移行している旨記載されている
。ま・ た、この文献には、耐圧１００ｖ以下のパワ
ーＭＯＳ、Ｆ Ｅ Ｔチップのオン抵抗は、１０ｍΩレ
ベルまで低くなってきていることが記載されており１、
この理由として、パワーＭＯ３ＦＥＴの製造にＬＳＩの
微細加工を利用したり、セルの形状を工夫したりして、
面積当たりのチャネル幅が大きくとれるようになったこ
とにある口述べられている。Power MO3FETs have been used in many industrial fields in recent years because they have many features such as excellent frequency characteristics, high switching speed, and can be driven with low power. For example, "Nikkei Electronics" May 19, 1986 issue, published by Nikkei McGraw-Hill, P165-P1
No. 88← states that the focus of the development of power MOS FETs is shifting to low-voltage products and high-voltage products. Additionally, this document states that the on-resistance of power MOS and FET chips with a withstand voltage of 100V or less has been reduced to the 10mΩ level1.
The reason for this is that we use LSI microfabrication to manufacture power MO3FETs and devised cell shapes.
This is due to the fact that the channel width per unit area can now be increased.
また、この文献には「低耐圧ＭＯ３ＦＥＴのオン抵抗は
チャネル部の抵抗でほぼ決まる。チャネル部の抵抗は、
並列接続するセルの数を増やせば小さくできる。このた
め、微細加工が生きる。」とも記載されている。Additionally, this document states, ``The on-resistance of a low-voltage MO3FET is almost determined by the resistance of the channel part.The resistance of the channel part is
It can be made smaller by increasing the number of cells connected in parallel. For this reason, microfabrication comes into play. ” is also stated.
さらに、セルの密度を高くする方法に関しては、以下の
ような記載がある。すなわち、「セルの密度を高くする
有効な方法に溝型ＭＯ３ＦＥＴがある。■溝型は以前か
らある。溝側面がチャネルとなり、縦方向に電流が流れ
る。さらに溝の先端部の電界を緩和するためＶ溝の先端
を丸くしたＵ溝を採用している。セル密度を上げてオン
抵抗を小さくするためである。Furthermore, regarding the method of increasing cell density, there is the following description. In other words, ``Trench-type MO3FET is an effective method for increasing cell density. ■Trench-type MO3FETs have been around for a long time.The side surfaces of the groove become channels, and current flows in the vertical direction.Furthermore, the electric field at the tip of the groove is relaxed. Therefore, a U-groove with a rounded tip is used to increase cell density and reduce on-resistance.
もっとセル密度を上げるにはＳｔ基板と垂直に溝を掘れ
ばよい、Ｕ溝は垂直にはなっていなかった。こうして隣
接する垂直溝のピッチが１７μｍのＭＯＳＦＥＴを開発
した。耐圧５０Ｖ（７）ＭＯＳＦＥＴのオン抵抗は１３
ｍΩ、オン抵抗と面積の積は１８７ｍΩ・ｍｍ”だった
、溝のピッチを１０μｍ以下にしたり、溝を深くすれば
、オン抵抗はもっと下がる。」と記載されている。To further increase the cell density, it would be better to dig a groove perpendicular to the St substrate, but the U groove was not vertical. In this way, a MOSFET with a pitch of 17 μm between adjacent vertical grooves was developed. Withstand voltage 50V (7) On-resistance of MOSFET is 13
mΩ, the product of on-resistance and area was 187 mΩ·mm. If the pitch of the grooves is set to 10 μm or less, or if the grooves are made deeper, the on-resistance will be further reduced.
一方、ＭＯＳメモリにおいては、より高集積度−化を提
供した構造として深溝（トレンチ）を利用してキャパシ
タを形成したトレン皐キャパシタが開発されている。た
とえ５ｉ、 トしくチキャパシタについては、株式会
社プレスジャーナル発行「月刊セミコンダクター ワー
ルド（Ｓｅｍｉｃｏｎ−ｄｕｃｔｏｒ Ｗｏｒｌｄ）
」１９８６年１０月号、昭和６１年９月１５日発行、Ｐ
６５〜Ｐ６９に記載されている。この文献には、ゲート
酸化膜形成技術における問題として下記のことが記載さ
れている。すなわち、「トレンチキャパシタにおけるゲ
ート酸化膜形成技術は、必ず存在する凸型、あるいは凹
型コーナーにおけるリーク電流をいかに抑えるかに要約
今れる。コーナーにおけるリーク電流増大の原因は大き
く分けて２つある。On the other hand, in the MOS memory, a trench capacitor, in which a capacitor is formed using a deep trench, has been developed as a structure that provides higher integration. For more information on the 5i and Toshikuchi capacitors, please refer to "Monthly Semiconductor World" published by Press Journal Co., Ltd.
” October 1986 issue, published September 15, 1986, P
65 to P69. This document describes the following problems in gate oxide film formation technology. In other words, ``The gate oxide film formation technology for trench capacitors can be summarized as how to suppress leakage current at convex or concave corners, which always exist.There are two main causes of increased leakage current at corners.
１つはコーナーそのものに半る電界集中であり、もう１
つはコーナーに形成した酸化膜が薄くなる現象に起因す
るものである。これに対し、ＲＩＥによるトレンチ加工
を行った直後の鋭利なコーナーを丸めることにより対処
できる。丸められたコーナーではそこに形成されるゲー
ト酸化膜の薄膜化が抑制されるとともに、電界集中も緩
和される。One is the electric field concentration in the corner itself, and the other is
One reason is that the oxide film formed at the corners becomes thinner. This can be countered by rounding off sharp corners immediately after trench processing by RIE. At rounded corners, thinning of the gate oxide film formed thereon is suppressed, and electric field concentration is also alleviated.
」なる旨記載されている。”.
近年パワーＭＯＳＦＥＴは、微細化技術の進歩に伴い、
１０ｍΩレベルまで低オン抵抗化が進んできた。この微
細化技術は、ＭＯＳＦＥＴの単位セルサイズを２０ＩＩ
ｍ程度まで縮小したことにより実現できたものである。In recent years, as power MOSFETs have progressed in miniaturization technology,
On-resistance has been reduced to the 10mΩ level. This miniaturization technology reduces the MOSFET unit cell size to 20II
This was achieved by reducing the size to about m.
各社共低オン抵抗（Ｒ１１Ｎ）化の傾向は低耐圧６０Ｖ
〜１００Ｖクラスで顕著であるが、微細化により、浅い
接合での耐圧特性の確保および平面構造（ＤＳＡタイプ
）のホトレジスト上の制約からセル縮小には原皮がある
。All companies are trending toward lower on-resistance (R11N) and lower withstand voltage of 60V.
This is noticeable in the ~100V class, but due to miniaturization, there is a problem in cell reduction due to constraints on ensuring voltage resistance in shallow junctions and on photoresists for planar structures (DSA type).
第１３図は従来のプレーナ型縦型ＭＱＳＦＥＴの断面構
造である。ＭＯＳＦＥＴのセル１は、第１導電型、たと
えば、ｎ十形のシリコン（Ｓｉ）からなる半導体基板２
上に設けられたｎ′″形の低濃度層３の表層に縦横に規
則正しく複数整列形成される。FIG. 13 shows a cross-sectional structure of a conventional planar vertical MQSFET. A MOSFET cell 1 includes a semiconductor substrate 2 made of silicon (Si) of a first conductivity type, for example, nx type.
A plurality of layers are formed in a regular array vertically and horizontally on the surface layer of the n''' type low concentration layer 3 provided above.
前記低濃度層３の表層部分には略矩形状となるｐ形のウ
ェル領域４が設けられる。このウェル領域４は半導体基
板２の主面に縦横に一定間隔（Ｃ）隔てて複数形成され
る。したがって、前記半導体基板２の主面には、Ｃなる
幅を有しかつ格子状に前記低濃度層３が露出するように
なり、ドレイン表層部５を形成する。A p-type well region 4 having a substantially rectangular shape is provided in the surface layer portion of the low concentration layer 3. A plurality of well regions 4 are formed on the main surface of the semiconductor substrate 2 at regular intervals (C) in the vertical and horizontal directions. Therefore, on the main surface of the semiconductor substrate 2, the low concentration layer 3 having a width of C is exposed in a lattice shape, forming a drain surface layer portion 5.
まな、前記ウェル領域４の表面領域には、ウェル領域４
の周囲に沿ってリング状にｎ十形のソース領域６が設け
られている。また、前記ウェル領域４の外周部上、すな
わち、ドレイン表層部５に沿う格子部分には、ゲート酸
化膜７およびこのゲート酸化膜７上に設けられたゲート
電極８ならびにゲート電極８およびゲート酸化膜７を被
う絶縁膜９が設けられている。また、半導体基板２の主
面にはソース電極１０が設けられ、裏面には図示はしな
いドレイン電極が設けられている。前記ソース電極１０
は前記ソース領域６およびドレイン表層部５に電気的に
接触する構造となっている。Moreover, in the surface area of the well region 4, the well region 4
An n-shaped source region 6 is provided in a ring shape along the periphery of the source region. Further, on the outer peripheral portion of the well region 4, that is, in the lattice portion along the drain surface layer portion 5, a gate oxide film 7, a gate electrode 8 provided on the gate oxide film 7, and a gate electrode 8 and a gate oxide film are provided. An insulating film 9 covering 7 is provided. Further, a source electrode 10 is provided on the main surface of the semiconductor substrate 2, and a drain electrode (not shown) is provided on the back surface. The source electrode 10
has a structure in which it is in electrical contact with the source region 6 and the drain surface layer portion 5.
このようなＭＯＳ Ｆ ＥＴのセルにおいて、セルサイ
ズの寸法を制約する部分は大きく分けてａ〜ｄとなる。In such a MOS FET cell, the parts that restrict the cell size can be broadly divided into a to d.
ａはゲート・ソース間の絶縁距離、ｂはチャネル長、Ｃ
はベース接合間のドレイン領域長、ｄはソースコンタク
ト長である。これらのうち、ａとｄは微細化に伴い短縮
方向にあるが、ｂ。a is the insulation distance between the gate and source, b is the channel length, and C
is the length of the drain region between the base junctions, and d is the length of the source contact. Among these, a and d are in the shortening direction due to miniaturization, but b.
Ｃは素子特性（耐圧、オン抵抗等）から最適長があり制
約をうける。C has an optimum length and is subject to restrictions due to element characteristics (breakdown voltage, on-resistance, etc.).
そこで、本発明者は、溝幅が最も狭いトレンチを利用し
てパワーＭＯ３ＦＥＴセルを形成すれば、−層セルサイ
ズの小型化が図れることに気が付いた。Therefore, the inventor of the present invention realized that if a power MO3FET cell is formed using a trench having the narrowest trench width, the size of the -layer cell can be reduced.
しかし、従来技術によるトレンチを利用してそのままパ
ワーＭＯＳ Ｆ ＥＴセルを形成した場合、つぎのよう
な問題が生じる。However, when a power MOS FET cell is directly formed using a trench according to the prior art, the following problem occurs.
すなわち、第１４図に示されるように、半導体基板２に
設けたトレンチ１１の内壁にゲート酸化膜（絶縁Ｉり
７を設け、その後ゲート酸化膜７に重ねるようにしかつ
トレンチ１１を埋めるようにゲート電極８を設けた場合
、前述のように、従来技術によるトレンチ１１にあって
は、トレンチ１１の底の隅（コーナーＥ１）では、絶縁
膜形成時膜の成長状態が悪く、Ｅｌの部分に設けられた
膜質は悪くかつ膜厚も薄くなるという問題が生じる。That is, as shown in FIG.
7 is provided, and then the gate electrode 8 is provided so as to overlap the gate oxide film 7 and fill the trench 11. As described above, in the trench 11 according to the prior art, the bottom corner of the trench 11 ( At the corner E1), the growth condition of the insulating film during formation is poor, and the problem arises that the quality of the film provided at the El portion is poor and the film thickness is also thin.
この結果、絶縁膜の耐圧が低下し、ゲート電極８と半導
体基板２で構成されるドレインとの間でブレイクダウン
が発生してしまう、 ・
また、ドレイン−ゲート間に電圧を印加すると、トレン
チ底隅部の基板部分Ｅ！に電界が集中して耐圧特性の低
下が生じ、全体として破壊耐量の低下が起きるといった
従来のＶＭＯ３構造と同一の問題が生じる。As a result, the withstand voltage of the insulating film decreases, and breakdown occurs between the gate electrode 8 and the drain formed by the semiconductor substrate 2. In addition, when a voltage is applied between the drain and the gate, the bottom of the trench Corner board part E! The same problem as in the conventional VMO3 structure occurs, in that the electric field is concentrated in the VMO3 structure, resulting in a decrease in breakdown voltage characteristics, resulting in a decrease in breakdown strength as a whole.
本発明の目的は破壊耐量の大きいパワーＭＯ５ＦＥＴを
提供することにある。An object of the present invention is to provide a power MO5FET with high breakdown resistance.
本発明の他の目的は、ＭＯＳＦＥＴのセル寸法を微細化
できる構造の半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device having a structure that allows miniaturization of MOSFET cell dimensions.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明のトレンチ型縦型パワーＭＯ３ＦＥＴ
は、主面に低濃度層を存する半導体基板の上面にチャネ
ルを形成するためのチャネル形成層が設けられていると
ともに、このチャネル形成層の表層部にソース領域が設
けられている。また、このソース領域の中央には、前記
ドレイン領域に達するトレンチが設けられ、かつこのト
レンチの内壁にはゲート酸化膜が設けられている。また
、前記トレンチとトレンチの間の半導体基板と低濃度層
との界面部分には、半導体基板の不純物濃度に近似した
高濃度のリーチスルー層が設けられている。そして、前
記低濃度層の不純物濃度および厚さは、適当に選択され
、前記トレンチ底コーナーでのブレイクダウンよりも低
い電圧で前記り一チスルー層部分でブレイクダウンを起
こすようになっている。また、ゲート酸化膜にあっては
、前記トレンチ底の膜厚がトレンチ側壁等信の部分より
も厚くなっている。また、このゲート酸化膜上には、ト
レンチを埋めるようにゲート電極が設けられている。さ
らに、前記ゲート電極表面は絶縁膜で被われるとともに
、この絶縁膜上、にはソース領域とチャネル形成層に接
触するソース電極が設けられている。That is, the trench type vertical power MO3FET of the present invention
In this method, a channel forming layer for forming a channel is provided on the upper surface of a semiconductor substrate having a low concentration layer on the main surface, and a source region is provided in the surface layer portion of this channel forming layer. Further, a trench reaching the drain region is provided in the center of the source region, and a gate oxide film is provided on the inner wall of this trench. Furthermore, a reach-through layer with a high impurity concentration close to the impurity concentration of the semiconductor substrate is provided at the interface between the semiconductor substrate and the low concentration layer between the trenches. The impurity concentration and thickness of the low concentration layer are appropriately selected so that breakdown occurs at the through layer portion at a lower voltage than breakdown at the bottom corner of the trench. Furthermore, the gate oxide film is thicker at the bottom of the trench than at the trench sidewalls. Furthermore, a gate electrode is provided on the gate oxide film so as to fill the trench. Further, the surface of the gate electrode is covered with an insulating film, and a source electrode is provided on the insulating film to contact the source region and the channel forming layer.
上記した手段によれば、本発明のトレンチ型縦型パワー
ＭＯ３ＦＥ’Ｔは、チャネル形成層の一部表面に設けら
れたソース領域の中央に前記ドレインに達するトレンチ
が設けられ、かつこのトレンチにはゲー・ト酸化膜を介
在させてゲート電極が設けられた構造となっていること
から、セルを高密度化することができ、オン抵抗を小さ
くできるとともに、チップサイズの小型化あるいは高集
積度化が達成できる。また、本発明のトレンチ型縦型パ
ワーＭＯ３ＦＥＴにあっては、リーチスルー層が設けら
れていることから、ブレイクダウンは、このリーチスル
ー層で行われるため、トレンチ底コーナーで発生するブ
レイクダウンに比較して安定するため、ブレイクダウン
電圧を保障することができる。また、本発明のトレンチ
型縦型パワーＭＯＳ Ｆ ＥＴは、トレンチ内壁に設け
られたゲート酸化膜の厚さがトレンチ側壁の厚さに比較
して４乃至６倍以上と厚くなっていることから、ゲート
酸化膜の膜質が必ずしも良好でなくとも、絶縁耐圧が向
上する。また、ゲート酸化膜の部分的な厚膜化によって
トレンチ底コーナ部分の電界集中が緩和され絶縁耐圧が
向上する。According to the above-mentioned means, in the trench type vertical power MO3FE'T of the present invention, a trench reaching the drain is provided in the center of the source region provided on a part of the surface of the channel forming layer, and the trench is provided with a trench reaching the drain. Since the structure has a gate electrode with a gate oxide film interposed between them, it is possible to increase cell density, reduce on-resistance, and enable smaller chip size or higher integration. can be achieved. In addition, since the trench-type vertical power MO3FET of the present invention is provided with a reach-through layer, breakdown occurs in this reach-through layer, which is compared to breakdown that occurs at the bottom corner of the trench. The breakdown voltage can be guaranteed because the voltage is stabilized. Furthermore, in the trench type vertical power MOSFET of the present invention, the thickness of the gate oxide film provided on the inner wall of the trench is 4 to 6 times or more thicker than the thickness of the side wall of the trench. Even if the quality of the gate oxide film is not necessarily good, the dielectric breakdown voltage is improved. In addition, by partially thickening the gate oxide film, the electric field concentration at the bottom corners of the trench is alleviated, and the dielectric breakdown voltage is improved.
以下図面を参照して本発明の一実施例について説明する
。An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による縦型パワーＭＯ３ＦＥ
Ｔの一部を示す斜視図、第２図は同じく縦型パワーＭＯ
３ＦＥＴの製造工程を示すフローチャート、第３図〜第
１２図は同じく縦型パワーＭＯＳ Ｆ ＥＴの各製造段
階を示す図であって、第３図はソース領域が形成された
ウェハの断面図、第４図はトレンチが設けられたウェハ
の断面図、第５図は二層に絶縁膜が設けられたウェハの
断面図、第６図は上層の絶縁膜が異方向エツチングされ
た状態を示すウェハの断面図、第７図はＬＯＣＯ５法に
よってトレンチ底の絶縁膜の厚膜化を図った状態を示す
ウェハの断面図、第８図はトレンチの側壁の絶縁膜を除
去した状態を示すウェハの断面図、第９図はゲート酸化
膜を形成した状態を示すウェハの断面図、第１０図はポ
リシリコン膜を形成した状態を示すウェハの断面図、第
１１図はゲート電極を形成した状態のウェハの断面図、
第１２図はソース電極を形成した状態のウェハの断面図
である。FIG. 1 shows a vertical power MO3FE according to an embodiment of the present invention.
A perspective view showing a part of T, Figure 2 is also a vertical power MO
3 to 12 are flowcharts showing the manufacturing process of the 3FET, and FIGS. 3 to 12 are diagrams showing each manufacturing step of the vertical power MOS FET. FIG. Figure 4 is a cross-sectional view of a wafer with trenches provided, Figure 5 is a cross-sectional view of a wafer with two layers of insulating films, and Figure 6 is a cross-sectional view of a wafer with the upper insulating film etched in a different direction. 7 is a cross-sectional view of a wafer showing a state in which the insulating film at the bottom of the trench has been thickened by the LOCO5 method, and FIG. 8 is a cross-sectional view of a wafer showing a state in which the insulating film on the side wall of the trench has been removed. , FIG. 9 is a cross-sectional view of the wafer with a gate oxide film formed, FIG. 10 is a cross-sectional view of the wafer with a polysilicon film formed, and FIG. 11 is a cross-sectional view of the wafer with a gate electrode formed. cross section,
FIG. 12 is a cross-sectional view of the wafer with a source electrode formed thereon.
この実施例のトレンチ型縦型パワーＭＯ３ＦＥＴにおけ
るその要部、すなわち、セル部分は、第１図に示される
ような構造となっている。同図において、−点鎖線間Ｗ
が断面的な単一のセル１部分（セル長さ）であり、−点
鎖線枠で囲まれる領域が平面的に見た単一のセル１部分
である。このようなセル１は、単一の縦型バ’７−Ｍ０
３ＦＥＴにあうで、縦横に規則正しく多数配設されてい
る。The main part, that is, the cell part, of the trench type vertical power MO3FET of this embodiment has a structure as shown in FIG. In the same figure, between - dotted chain line W
is the single cell 1 portion (cell length) in cross section, and the region surrounded by the dashed-dotted line frame is the single cell 1 portion seen in a plan view. Such a cell 1 consists of a single vertical bar '7-M0
They match the 3FETs and are arranged in large numbers in a regular manner vertically and horizontally.
セル１は、第１導電型の半導体基板２の主面（上面）に
設けられる。この半導体基板２の主面には第１導電型の
低濃度層３が設けられている。The cell 1 is provided on the main surface (upper surface) of a semiconductor substrate 2 of a first conductivity type. A low concentration layer 3 of a first conductivity type is provided on the main surface of this semiconductor substrate 2 .
前記半導体基板２は、不純物濃度が１０”ｃｍ−’程度
となる厚さ１００μｍ前後のｎ÷形（第１導電形）のシ
リコンによって形成されている。また、前記低濃度層３
は不純物濃度がＩＱ”ｃｍ−”程度となる厚さ５μｍ〜
１０μｍのｎ−形のエピタキシャル層によって形成され
ている。また、この半導体基板２の上には不純物濃度が
１０１？ｃ ｍ−”程度となる厚さ３μｍのｐ形のチャ
ネル形成層２０が設けられている。また、この半導体基
板２の主面、すなわち、チャネル形成層２０の表層部に
は不純物濃度が１０”ｃｍ−”程度となるソース領域６
が設けられている。このソース領域６は半導体基板２の
主面に格子状に設けられる。また、このソース領域６は
その幅が７μｍ程度となるとともに、ソース領域のピッ
チは１０ｐｍ程度となっている。また、前記ソース領域
６は０． ５μｍの深さとなっている。The semiconductor substrate 2 is formed of n÷ type (first conductivity type) silicon with a thickness of about 100 μm and an impurity concentration of about 10 cm −′.
The thickness is 5 μm or more so that the impurity concentration is about IQ "cm-"
It is formed by a 10 μm n-type epitaxial layer. Moreover, the impurity concentration on this semiconductor substrate 2 is 101? A p-type channel forming layer 20 having a thickness of about 3 μm and having a thickness of approximately cm-” is provided. Further, the main surface of the semiconductor substrate 2, that is, the surface layer of the channel forming layer 20 has an impurity concentration of 10”. The source region 6 is approximately cm-”
is provided. The source region 6 is provided in a grid pattern on the main surface of the semiconductor substrate 2. Further, the width of the source region 6 is about 7 μm, and the pitch of the source region is about 10 pm. Further, the source region 6 is 0. The depth is 5 μm.
一方、前記ソース領域６の中央に沿ってトレンチ（深溝
）１１が設けられている。このトレンチ１１は、その幅
がｌＩＩｍとなるとともに、深さは前記チャネル形成層
２０を貫いて半導体基板２の表層の低濃度層３に達する
ように、たとえば、５μｍとなっている。また、このト
レンチ１１には、トレンチ１１の内壁を被うようにゲー
ト酸化膜７が設けられている。このゲート酸化膜７は、
その −厚さがトレンチ１１の側壁部分で５００人とな
り、トレンチ１１の底部で２０００人〜３０００人とな
っている。また、トレンチ１１内にはゲート酸化膜７に
重なりかつトレンチ１１を埋めるようにポリシリコンか
らなるゲート電極８が設けられている。On the other hand, a trench (deep groove) 11 is provided along the center of the source region 6. The trench 11 has a width of lIIm and a depth of, for example, 5 μm so as to penetrate through the channel forming layer 20 and reach the low concentration layer 3 in the surface layer of the semiconductor substrate 2. Furthermore, a gate oxide film 7 is provided in this trench 11 so as to cover the inner wall of the trench 11. This gate oxide film 7 is
-The thickness is 500 at the side wall portion of the trench 11, and 2000 to 3000 at the bottom of the trench 11. Furthermore, a gate electrode 8 made of polysilicon is provided in the trench 11 so as to overlap the gate oxide film 7 and fill the trench 11.
他方、隣り合うトレンチ１１間の半導体基板２と低濃度
層３との間には、不純物濃度が１０”Ｘ１０”ｃｍ−”
と高濃度となるｎ÷形のリーチスルー層１８が設けられ
ている。また、前記トレンチ１１の上には一定幅を有し
て絶縁膜２１が設けられている。この絶縁膜２１は、た
とえば、厚さ６０００人のｐｓｃ （リンシリケートガ
ラス）によって形成され、前記ゲート電極８を被うとと
もに、トレンチ１１の縁かられずかに張り出してソース
領域６の一部をも被うようになっている。また、前記絶
縁膜２１およびソース領域６ならびに露出するチャネル
形成層２０の表面には、厚さが３μｍ〜３．５μｍ程度
となるアルミニウム（Ａｎ）からなるソース電極１０が
設けられている。さらに、前記半導体基板２の裏面（下
面）には、厚さ数μｍのドレイン電極２２が設けられて
いる。On the other hand, the impurity concentration between the semiconductor substrate 2 and the low concentration layer 3 between the adjacent trenches 11 is 10" x 10" cm.
An n÷-shaped reach-through layer 18 having a high concentration is provided. Furthermore, an insulating film 21 is provided on the trench 11 with a constant width. The insulating film 21 is formed of phosphosilicate glass (PSC) with a thickness of, for example, 6,000 mm, and covers the gate electrode 8 and extends slightly from the edge of the trench 11 to cover a part of the source region 6. It is designed to be covered. Further, a source electrode 10 made of aluminum (An) and having a thickness of about 3 μm to 3.5 μm is provided on the surfaces of the insulating film 21, the source region 6, and the exposed channel forming layer 20. Further, a drain electrode 22 having a thickness of several μm is provided on the back surface (lower surface) of the semiconductor substrate 2.
このようなトレンチ型縦型パワーＭＯＳ Ｆ ＥＴにあ
っては、トレンチ１１の側壁にゲート酸化膜７を設け、
かつトレンチ１１内にゲート電極８を埋め込む構造とな
っていることから、セルサイズ（Ｗ）を１０μｍとする
ことができる。この結果、低耐圧パワーＭＯＳＦＥＴの
オン抵抗を２〜３ｍΩと小さくできる。また、セルサイ
ズの縮小によって、パワーＭＯ３ＦＥＴチップの小型化
あるいは高集積度化（セル数増大）が達成できる。In such a trench type vertical power MOSFET, a gate oxide film 7 is provided on the side wall of the trench 11,
Moreover, since the gate electrode 8 is embedded in the trench 11, the cell size (W) can be set to 10 μm. As a result, the on-resistance of the low voltage power MOSFET can be reduced to 2 to 3 mΩ. Further, by reducing the cell size, the power MO3FET chip can be made smaller or more highly integrated (increase in the number of cells).
また、このトレンチ型縦型パワーＭＯ５ＦＥＴは、ゲー
ト電極８を狭く深いトレンチ１１内に設けているが、ト
レンチ１１の内壁面に設けられたゲート酸化膜７は、Ｆ
ＥＴ動作に直接関与す名ゲート酸化膜以外のトレ゛ンチ
１１の底の部分（この部分を説明の便宜上、以下、厚膜
絶縁膜１９とも称する。）は、ＦＥＴ動作に直接関与す
るゲート酸化膜７の５００人に比較して、４倍乃至６倍
となる２０００人〜３０００人と厚（なっているため、
ゲート酸化膜の耐圧が向上する。一般に、真性酸化膜耐
圧は８ＭＶ／ｃｍ〜１０ＭＶ／ｃｍであるが、トレンチ
底部では膜質の低下により、耐圧が半分以下になること
が予想されるので、膜厚を単純に２倍にすれば、真性酸
化膜耐圧に近づけることができる。この例では、ゲート
酸化膜７のトレンチ１１の底での厚さは、トレンチ１１
の側壁の厚さの４倍から６倍と厚くなっていることから
、真性酸化膜耐圧は充分となる。Further, in this trench-type vertical power MO5FET, the gate electrode 8 is provided in a narrow and deep trench 11, but the gate oxide film 7 provided on the inner wall surface of the trench 11 is
The bottom part of the trench 11 other than the gate oxide film that is directly involved in the ET operation (hereinafter, for convenience of explanation, this part is also referred to as the thick film insulating film 19) is the gate oxide film that is directly involved in the FET operation. Compared to 500 people in 7th, there are 2000 to 3000 people, which is 4 to 6 times more people.
The breakdown voltage of the gate oxide film is improved. Generally, the breakdown voltage of an intrinsic oxide film is 8 MV/cm to 10 MV/cm, but it is expected that the breakdown voltage will be less than half of that at the bottom of the trench due to a decline in film quality, so if the film thickness is simply doubled, It can approach the breakdown voltage of an intrinsic oxide film. In this example, the thickness of gate oxide film 7 at the bottom of trench 11 is
The intrinsic oxide film has a sufficient breakdown voltage because it is four to six times thicker than the sidewall thickness of the oxide film.
また、この構造によれば、トレンチ底のゲート酸化膜の
厚膜化によってゲート・ドレイン間の電界も緩和される
結果、ドレイン耐圧が向上する。Further, according to this structure, the electric field between the gate and the drain is relaxed by increasing the thickness of the gate oxide film at the bottom of the trench, and as a result, the drain breakdown voltage is improved.
さらに、この例では、ゲート耐圧およびドレイン耐圧の
増大により、破壊耐量も向上する。Furthermore, in this example, the breakdown resistance is also improved due to the increase in the gate breakdown voltage and the drain breakdown voltage.
一方、このトレンチ型縦型パワーＭＯ３ＦＥＴにあって
は、半導体基板２と低濃度層２ｂ間にリーチスルー層１
８が設けられている。このリーチスルー層１８はその不
純物濃度が１０”Ｘ １０”ｃ ｍ−’と半導体基板２
に近ｆ以している。このため、ｐｎ接合１７下のｎ−形
の低濃度層３の厚さが薄くなる。したがって、トレンチ
１１の底コーナーに高電界が作用してブレイクダウンカ
ー発生°する前に、半導体基板２の低濃度層３における
空乏層がリーチスルー層１８に到達し、このリーチスル
ー層１８部分でブレイクダウンが起きる。このり一チス
ルーは、前記低濃度層３の濃度と厚さが耐圧特性のパラ
メータとなっていることから、適宜その数値を選択すれ
ば、トレンチ１１の底コーナーでブレイクダウンする前
に所望の電圧でブレイクダウンするように設定できるこ
とになる。On the other hand, in this trench type vertical power MO3FET, a reach-through layer 1 is provided between the semiconductor substrate 2 and the low concentration layer 2b.
8 is provided. The reach-through layer 18 has an impurity concentration of 10"×10"cm-' and the semiconductor substrate 2
It is close to f or more. Therefore, the thickness of the n-type low concentration layer 3 under the pn junction 17 becomes thin. Therefore, before a high electric field acts on the bottom corner of the trench 11 and a breakdown car is generated, the depletion layer in the low concentration layer 3 of the semiconductor substrate 2 reaches the reach-through layer 18, and in this reach-through layer 18 portion. A breakdown occurs. Since the concentration and thickness of the low concentration layer 3 are the parameters of the breakdown voltage characteristics, if the values are selected appropriately, the desired voltage can be set before breakdown occurs at the bottom corner of the trench 11. This means that you can set it to break down.
つぎに、このようなトレンチ型の縦型パワーＭＯ３ＦＥ
Ｔの製造方法について説明する。Next, such a trench type vertical power MO3FE
The method for manufacturing T will be explained.
トレンチ型縦型パワーＭＯＳ Ｆ ＥＴのセル部分は、
第２図のフローチャートに示されるように、デポジショ
ン、エピタキシャル成長、ソース領域形成、トレンチ形
成、トレンチ底絶縁膜厚膜化。The cell part of the trench type vertical power MOS FET is
As shown in the flowchart of FIG. 2, deposition, epitaxial growth, source region formation, trench formation, and trench bottom insulating film thickening.
ゲート酸化膜形成、ゲート電極形成、ドレイン電極形成
の各工程を経て製造される。It is manufactured through the steps of forming a gate oxide film, forming a gate electrode, and forming a drain electrode.
トレンチ型縦型パワーＭＯ３ＦＥＴの製造にあっては、
第３図に示されるように、ｎ◆形のシリコンからなる半
導体基板２が用意される。この半導体基板２は厚さが４
００ ｐｍ程度となるとともに、その不純物濃度は１０
”ｃｍ−’となっている。In manufacturing trench type vertical power MO3FET,
As shown in FIG. 3, a semiconductor substrate 2 made of n◆-type silicon is prepared. This semiconductor substrate 2 has a thickness of 4
00 pm, and the impurity concentration is 10
It is "cm-".
その後、前記リーチスルー層１８を形成する領域に不純
物がデポジションされる。ついで、エピタキシャル成長
処理され、不純物濃度は１０”ｃｍ−３程度となるｎ−
形の低濃度層３が設けられる。Thereafter, impurities are deposited in the region where the reach-through layer 18 is to be formed. Then, the n-
A low concentration layer 3 of the shape is provided.
この低濃度層３はその厚さが５μｍ〜１０μｍ程度とな
っている。また、このエピタキシャル成長によって前記
低濃度層３上には３μｍの厚さのチャネル形成層２０が
設けられる。また；前記エピタキシャル成長時、デポジ
ットされた不純物が拡散し、ｎ４″形の埋め込み層、す
なわちリーチスルー層１８が形成される。このリーチス
ルー層１８は不純物濃度が１ｏｚｏ〜１０”ｃｍ−’と
半導体基板２に近似する。また、このリーチスルーＮ１
８の上の低濃度層３は数μｍの厚さとなり、後述するト
レンチ１１の底コーナ一部分でブレイクダウンする前に
このリーチスルー層１８部分でブレイクダウン刷るよう
になっている。This low concentration layer 3 has a thickness of about 5 μm to 10 μm. Further, by this epitaxial growth, a channel forming layer 20 having a thickness of 3 μm is provided on the low concentration layer 3. Further; during the epitaxial growth, the deposited impurities are diffused to form an n4" type buried layer, that is, a reach-through layer 18. This reach-through layer 18 has an impurity concentration of 1 ozo to 10" cm and a semiconductor substrate Approximate to 2. Also, this reach through N1
The low concentration layer 3 on top of the layer 8 has a thickness of several μm, and is designed to undergo breakdown at this reach-through layer 18 portion before breaking down at a portion of the bottom corner of the trench 11, which will be described later.
一方、このチャネル形成層２０の表層部には格子状にｎ
÷形のソース領域６が設けられている。On the other hand, in the surface layer part of this channel forming layer 20, n
A ÷-shaped source region 6 is provided.
このソース領域６はその幅が７μｍとなるとともに、深
さは０．５μｍとなっている。また、このソース領域６
はその不純物濃度が１０”ｃｍ−３となっている。また
、格子状に設けられたソース領域６のピッチ（Ｗ）は１
０μｍとなっている。そして、このピッチＷが単一のセ
ル１の長さとなる。This source region 6 has a width of 7 μm and a depth of 0.5 μm. Also, this source area 6
has an impurity concentration of 10"cm-3.The pitch (W) of the source regions 6 provided in a lattice shape is 1"cm-3.
It is 0 μm. This pitch W becomes the length of a single cell 1.
つぎに、第４図に示されるように、ウェハ２３の主面に
は絶縁膜２４が設けられるとともに、常用のホトリソグ
ラフィによって、前記ソース領域６の中央に沿ってトレ
ンチ（深溝）１１が形成される。このトレンチ１１は、
ソース領域６の中央に沿って設けられることから、ウェ
ハ２３の主面に格子状に設けられることになる。そして
、このトレンチ１１で取り囲まれた領域、厳密にはトレ
ンチ１１の中心に亘るＷなる幅領域が単一のセル１とな
る。前記トレンチ１１はその溝幅が１μｍ。Next, as shown in FIG. 4, an insulating film 24 is provided on the main surface of the wafer 23, and a trench (deep groove) 11 is formed along the center of the source region 6 by common photolithography. Ru. This trench 11 is
Since they are provided along the center of the source region 6, they are provided in a grid pattern on the main surface of the wafer 23. Then, a region surrounded by this trench 11, strictly speaking, a width region W extending over the center of the trench 11 becomes a single cell 1. The trench 11 has a groove width of 1 μm.
深さが５μｍとなり、ソース領域６の下層のチャネル形
成Ｎ２０を貫ら抜いて低濃度層３に達する。The depth is 5 μm, and it penetrates through the channel formation N20 in the lower layer of the source region 6 to reach the low concentration layer 3.
なお、このトレンチ１１の形成時、エツチング条件を選
択して、トレンチ１１の底のコーナ一部分が丸みを帯び
るようにし、後に重ねて形成する絶縁膜がコーナ一部分
で薄くなったり、あるいは膜質が悪くなるのをできるだ
け防ぐようにする。Note that when forming this trench 11, the etching conditions are selected so that a part of the bottom corner of the trench 11 is rounded, so that the insulating film to be formed later becomes thinner at a part of the corner or the film quality becomes poor. Try to prevent this as much as possible.
つぎに、前記絶縁膜２４は除去される。その後、第５図
に示されるように、ウェハ２３の主面には４００人の厚
さのＳｉｎ、膜２５およびこのＳｉＯ□膜２５上２５上
られる１２００人の５ｉｚＮ４膜２６が設けられる。そ
の後、異方性エツチング（プラズマエツチング）によっ
て、ウェハ２３の主面に沿う５ｉ３Ｎ４膜２６部分がエ
ツチングされる。この結果、第６図に示されるように、
ウェハ２３の主面およびトレンチ１１の底面の５ｉｓＮ
４膜２６が除去され、トレンチ１１の略垂直に延在する
側壁面にのみ５ｔｓＮ４膜２６が残留する。Next, the insulating film 24 is removed. Thereafter, as shown in FIG. 5, the main surface of the wafer 23 is provided with a 400-thick Sin film 25 and a 1200-thick 5izN4 film 26 which is placed on the SiO□ film 25. Thereafter, a portion of the 5i3N4 film 26 along the main surface of the wafer 23 is etched by anisotropic etching (plasma etching). As a result, as shown in Figure 6,
5isN on the main surface of the wafer 23 and the bottom surface of the trench 11
The 4tsN4 film 26 is removed, and the 5tsN4 film 26 remains only on the substantially vertically extending sidewalls of the trench 11.
つぎに、この状態で酸化処理ＣＬＯＣＯ３法）が施され
る。すなわち、ウェハ２３は酸化処理される結果、第７
図に示されるように、ウェハ２３の主面およびトレンチ
１１の底面には２０００人〜３０００人に及ぶＳｉ０ｇ
膜が形成される。この厚いＳｉｎ、膜部分（厚膜絶縁膜
１９）は、Ｌａｃｏｓ処理のため、その両端部分、すな
わち、トレンチ１１の底コーナ一部分がバードビーク構
造となり、トレンチ１１の側面からトレンチ１１の底に
亘る部分では、Ｓｉ、Ｎ、膜２６の厚さが徐々に厚くな
る。Next, in this state, oxidation treatment (CLOCO3 method) is performed. That is, as a result of the oxidation treatment, the wafer 23 is
As shown in the figure, the main surface of the wafer 23 and the bottom surface of the trench 11 contain 2,000 to 3,000 SiOg.
A film is formed. This thick Sin film portion (thick film insulating film 19) has a bird's beak structure at both end portions, that is, a portion of the bottom corner of the trench 11 due to the Lacos treatment, and the portion extending from the side surface of the trench 11 to the bottom of the trench 11 has a bird's beak structure. , Si, N, the thickness of the film 26 gradually increases.
なお、トレンチの側面から底に亘って絶縁膜が徐々に厚
くなるこの構造は、トレンチ１１の側面の５ｔｚＮ４１
Ｉ１２６およびＳｉＯ□膜２５を除去しかつ再びゲート
酸化膜を形成した場合も残留した厚膜絶縁１１１９との
兼ね合いから生じ、これが、トレンチ１１の底コーナー
での耐圧の向上に繋がることになる。Note that this structure in which the insulating film gradually thickens from the side surface to the bottom of the trench 11
Even when the I126 and SiO□ films 25 are removed and a gate oxide film is formed again, this occurs due to the balance with the remaining thick film insulation 1119, which leads to an improvement in the withstand voltage at the bottom corner of the trench 11.
つぎに、第８図に示されるように、前記５ｉｘＮ４膜２
６およびトレンチ１１の側面のＳｉｎｇ膜２５をエツチ
ング除去する。前記５ｉｓＮ４膜２６は熱リン酸系エッ
チャントを、厚膜絶縁膜１９はふっ酸系エッチャントを
用いてエツチングする。この一連のエツチングによって
、トレンチ１１の底の厚膜絶縁膜１９およびウェハ２３
の主面のＳｉｎ、膜２５が残留する。Next, as shown in FIG. 8, the 5ixN4 film 2
6 and the Sing film 25 on the side surfaces of the trench 11 are removed by etching. The 5isN4 film 26 is etched using a hot phosphoric acid etchant, and the thick film insulating film 19 is etched using a hydrofluoric acid etchant. This series of etching removes the thick insulating film 19 at the bottom of the trench 11 and the wafer 23.
The Sin film 25 on the main surface remains.
つぎに、第９図に示されるように、再びウェハ２３の主
面全域に厚さ５００人のＳｔｏｗ膜からなる絶縁膜を形
成する。この絶縁膜はトレンチ１１の側面の部分がゲー
ト酸化膜７として使用される。トレンチ１１の底の厚膜
絶縁膜１９は２０００人〜３０００人となり、トレンチ
１１の側面のゲート酸化膜７部分に比較して４〜６倍の
厚さとなる。また、トレンチ１１の側面からトレンチ１
１の底に至るコーナ一部会でのゲート酸化膜７は、底に
向かうにつれて徐々に厚くなるいわゆるバードビーク構
造となっている。Next, as shown in FIG. 9, an insulating film made of a 500-thickness Stow film is again formed over the entire main surface of the wafer 23. The side surfaces of the trench 11 of this insulating film are used as the gate oxide film 7. The thickness of the thick insulating film 19 at the bottom of the trench 11 is 2000 to 3000, and is 4 to 6 times as thick as the gate oxide film 7 portion on the side surface of the trench 11. Also, from the side of trench 11,
The gate oxide film 7 at a portion of the corner leading to the bottom of the semiconductor device 1 has a so-called bird's beak structure, which gradually becomes thicker toward the bottom.
つぎに、第１０図に示されるように、ウェハ２３の主面
全域にポリシリコン（Ｐｏｌｙ Ｓｉ）膜が蒸着形成
される。この際、同時にボロン（Ｂ÷）がドープされる
。この結果、このポリシリコン膜２７はその電気抵抗値
が低くなる。また、前記、ポリシリコン膜２７は１μｍ
弱の幅を有するトレンチ１１を埋め込むに充分な量形成
される。Next, as shown in FIG. 10, a polysilicon (Poly Si) film is deposited over the entire main surface of the wafer 23. At this time, boron (B÷) is doped at the same time. As a result, this polysilicon film 27 has a low electrical resistance value. Furthermore, the polysilicon film 27 has a thickness of 1 μm.
A sufficient amount is formed to bury the trench 11 having a small width.
つぎに、第１１図に示されるように、前記ソース領域６
の上面よりも上方に存在するＳｉｎｇ膜２５膜上５ポリ
シリコン膜２７はエツチング除去される。この結果、ト
レンチ１１内にはポリシリコン膜２７によってゲート電
極８が形成されることになる。その後、第１２図に示さ
れるように、前記トレンチ１１上に厚さ６０００人のＰ
ＳＧ（リンシリケートガラス）膜からなる絶縁膜２１が
、ＣＶＤ技術および常用のホトリソグラフィによって形
成される。この絶縁膜″２１はその両側がトレンチ１１
の縁よりも張り出して、ソース領域６のトレンチ１１側
縁上に延在している。Next, as shown in FIG. 11, the source region 6
The polysilicon film 27 on the Sing film 25 existing above the upper surface of the polysilicon film 25 is removed by etching. As a result, gate electrode 8 is formed in trench 11 using polysilicon film 27. Thereafter, as shown in FIG.
An insulating film 21 made of an SG (phosphosilicate glass) film is formed by CVD technology and conventional photolithography. This insulating film ``21'' has trenches 11 on both sides.
The trench 11 extends over the edge of the source region 6 on the side of the trench 11 .
つぎに、第１２図に示されるように、前記ウェハ２３の
主面には、３μｍ〜３．５μｍの厚さにアルミニウム（
Ａｉ）が蒸着され、１１からなるソース電極１０が形成
される。その後、ウェハ２３の裏面（乍面）はエツチン
グされる。このエツチングによって、半導体基板２は１
００μｍ程度の厚さとなる。Next, as shown in FIG. 12, aluminum (
Ai) is deposited to form a source electrode 10 consisting of 11. Thereafter, the back side (bottom side) of the wafer 23 is etched. By this etching, the semiconductor substrate 2 is
The thickness is approximately 00 μm.
つぎに、前記ウェハ２３の裏面には、ドレイン電極が形
成される。これによってトレンチ型縦型パワーＭＯＳ
Ｆ ＥＴのセル１の製造が終了する。Next, a drain electrode is formed on the back surface of the wafer 23. This allows trench-type vertical power MOS
Manufacturing of FET cell 1 is completed.
このようなトレンチ型縦型パワーＭＯ３ＦＥＴにあって
は、つぎのような効果を奏することになる。Such a trench type vertical power MO3FET has the following effects.
（１）本発明のトレンチ型縦型パワーＭＯＳＦＥＴは、
トレンチの側面にゲート酸化膜を設はトレンチ内にゲー
ト電極を設けた構造となっていて、トレンチの側面をチ
ャネルとして利用する構造となっているとともに、トレ
ンチ間の半導体基板と低濃度層との間にリーチスルー層
が設けられているため、トレンチの底コーナ一部分にブ
レイクダウンを生じる程の大きな電界が加わる前に、こ
のリーチスルー層部分でブレイクダウンが生じるため、
ブレイクダウン電圧が保障できるという効果が得られる
。(1) The trench type vertical power MOSFET of the present invention is:
A gate oxide film is provided on the side surface of the trench, and the gate electrode is provided inside the trench.The structure uses the side surface of the trench as a channel, and also connects the semiconductor substrate and the low-concentration layer between the trenches. Since a reach-through layer is provided in between, breakdown occurs in this reach-through layer before an electric field large enough to cause breakdown is applied to a part of the bottom corner of the trench.
The effect is that the breakdown voltage can be guaranteed.
（２）本発明のトレンチ型縦型パワーＭＯ３ＦＥＴは、
トレンチの側面にゲート酸化膜を設はトレンチ内にゲー
ト電極を設けた構造となっていて、トレンチの側面をチ
ャネルとして利用する構造となっていること、トレンチ
はその幅が１μｍと極めて狭いこととによって、セルサ
イズを１０μｍと小さくすることができるという効果が
得られる。(2) The trench type vertical power MO3FET of the present invention is:
The gate oxide film is placed on the side of the trench, and the gate electrode is placed inside the trench.The side of the trench is used as a channel, and the width of the trench is extremely narrow, at 1 μm. This provides the effect that the cell size can be reduced to 10 μm.
（３）上記（２）により、本発明のトレンチ型−縦型パ
ワーＭＯ３ＦＥＴは、セルサイズを１０μｍと小さくで
きることから、オン抵抗を２〜３ｍΩと小さくすること
かで゛きるという効果が得られる。(3) According to (2) above, the trench-vertical power MO3FET of the present invention has the effect that the cell size can be reduced to 10 μm, and the on-resistance can be reduced to 2 to 3 mΩ.
（４）上記（２）により、本発明のトレンチ型縦型パワ
ーＭＯＳＦＥＴは、セルサイズを小型にできることから
、縦型パワーＭＯ３ＦＥＴチップの小型化を達成するこ
とができるという効果が得られる。(4) According to the above (2), the trench type vertical power MOSFET of the present invention can have a small cell size, so that the vertical power MOSFET chip can be miniaturized.
（５）上記（２）により、本発明のトレンチ型縦型パワ
ーＭＯ３ＦＥＴは、セルサイズを小型にできることから
、縦型パワーＭＯＳ Ｆ ＥＴの高集積度化を達成する
ことができるという効果が得られる。
・
（６）本発明のトレンチ型縦型パワーＭＯ３ＦＥＴは、
トレンチにゲート酸化膜を設けた構造となっているが、
トレンチの底のゲート酸化膜、すなわ゛ち、絶縁膜の厚
さは、実効的にＦＥＴ動作−させるゲート酸化膜部分の
厚さの４蓚乃至６倍となっていることから、仮にトレン
チの底コーナ一部分の絶縁膜の質が悪くても、厚さで補
填できるため、所望の真性酸化膜耐圧を得ることができ
るという効果が得られる。(5) According to (2) above, the trench-type vertical power MO3FET of the present invention has the effect that the cell size can be reduced, so that a high degree of integration of the vertical power MOSFET can be achieved. .
・(6) The trench type vertical power MO3FET of the present invention has the following characteristics:
The structure has a gate oxide film in the trench, but
The thickness of the gate oxide film at the bottom of the trench, that is, the insulating film, is 4 to 6 times the thickness of the gate oxide film that effectively operates the FET. Even if the quality of the insulating film in a portion of the bottom corner is poor, it can be compensated for by the thickness, so that the desired intrinsic oxide film breakdown voltage can be obtained.
（７）上記（６）により、本発明のトレンチ型縦型パワ
ーＭＯＳＦＥＴは、トレンチの底のゲート酸化膜の厚さ
が数千人と厚くなっていることと、底部の絶縁膜の端が
バードビーク構造となっているため、コーナ一部分の絶
縁膜の厚さが厚（、この結果、電界集中が緩和され耐圧
の劣化が起き難（なるという効果が得られる。(7) Due to (6) above, the trench-type vertical power MOSFET of the present invention has a gate oxide film at the bottom of the trench that is several thousand thick, and an edge of the bottom insulating film that forms a bird's beak. Because of this structure, the thickness of the insulating film at the corner portion is thicker, which reduces the concentration of electric field and reduces the possibility of deterioration of the withstand voltage.
（８）上記（２）および（７）により、本発明のトレン
チ型縦型パワーＭＯＳＦＥＴは、ゲート酸化膜の耐圧向
上、電界集中による耐圧向上により、全体として破壊耐
量が向上するという効果が得られる。(8) According to (2) and (7) above, the trench-type vertical power MOSFET of the present invention has the effect of improving the breakdown strength as a whole by improving the breakdown voltage of the gate oxide film and improving the breakdown voltage due to electric field concentration. .
（９）上記（１）〜（８）により、本発明によれば、静
電破壊耐量が高くかつオン抵抗の小さい小型の縦型パワ
ーＭＯＳＦＥＴを提供することができるという相乗効果
が得られる。(9) According to the above (1) to (8), according to the present invention, a synergistic effect can be obtained in that a small vertical power MOSFET with high electrostatic breakdown resistance and low on-resistance can be provided.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、トレンチの底
の部分のゲート酸化膜（ｗ！、縁膜）の厚さを厚くする
方法としては、トレンチ１１の底に直接酸素を打ち込む
方法でもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, a method of increasing the thickness of the gate oxide film (w!, edge film) at the bottom of the trench may be to directly implant oxygen into the bottom of the trench 11.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるトレンチ型縦型パワ
ーＭＯＳＦＥＴの製造技術に適用した場合について説明
したが、それに限定されるものではなく、このようなト
レンチを利用した半導体装置、たとえば、トレンチキャ
パシタの製造等に通用できる。In the above explanation, the invention made by the present inventor was mainly applied to the manufacturing technology of trench-type vertical power MOSFETs, which is the field of application in which the invention was made, but it is not limited thereto. The present invention can be used to manufacture semiconductor devices using trenches, such as trench capacitors.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
本発明のトレンチ型縦型パワーＭＯＳＦＥＴは、チャネ
ル形成層の一部表面に設↓すられたソース領域の中央に
前記ドレインに達するトレンチが設けられ、かつこのト
レンチにはゲート酸化膜を介在させてゲート電極が設け
られた構造となっていることから、セルを小型にするこ
とができ、オン抵抗を小さくできるとともに、チップサ
イズの小型化あるいは高集積度化が達成できる。また、
本発明のトレンチ型縦型パワーＭＯＳ Ｆ ＥＴにあっ
ては、リーチスルー層が設↓すられでいることから、ブ
レイクダウンは、このリーチスルー層で行われるため、
トレンチ底コーナーで発生するブレイクダウンに比較し
て安定するため、ブレイクダウン電圧を保障することが
できる。また、本発明のトレンチ型縦型パワーＭＯ３Ｆ
ＥＴは、トレンチ内壁に設けられたゲート酸化膜の厚さ
がトレンチ側壁の厚さに比較して４乃至６倍以上七厚く
なっていることから、ゲート酸化膜の膜質が必ずしも良
好でなくとも、絶縁耐圧が向上する。また、ゲート酸化
膜の部分的な厚膜化によってトレンチ底コーナ部分の電
界集中が緩和され絶縁耐圧が向上する。In the trench type vertical power MOSFET of the present invention, a trench reaching the drain is provided in the center of a source region provided on a part of the surface of a channel forming layer, and a gate oxide film is interposed in this trench. Since the structure includes a gate electrode, the cell can be made smaller, the on-resistance can be lowered, and the chip size can be reduced or the degree of integration can be increased. Also,
In the trench type vertical power MOS FET of the present invention, since a reach-through layer is provided, breakdown is performed in this reach-through layer.
It is more stable than the breakdown that occurs at the bottom corner of the trench, so the breakdown voltage can be guaranteed. Moreover, the trench type vertical power MO3F of the present invention
In ET, the thickness of the gate oxide film provided on the inner wall of the trench is 4 to 6 times thicker than the thickness of the side wall of the trench, so even if the film quality of the gate oxide film is not necessarily good, Improves dielectric strength. In addition, by partially thickening the gate oxide film, the electric field concentration at the bottom corners of the trench is alleviated, and the dielectric breakdown voltage is improved.
第１図は本発明の一実施例による縦型パワーＭＯ５ＦＥ
Ｔの一部を示す斜視図、
第２図は同じく縦型パワーＭＯＳＦＥＴの製造工程を示
すフローチャート、
第３図は同じく縦型パワーＭＯ３ＦＥＴのセル部の製造
におけるウェハの断面図、
第４図は同じくトレンチが設けられたウニへの断面図、
第５図は同じく二層に絶縁膜が設けられたウェハの断面
図、
第６図は同じく上層の絶縁膜が異方向エツチングされた
状態を示すウェハの断面図、
第７図は同じ＜ＬＯＣＯ３法によつてトレンチ底の絶縁
膜の厚膜化した状態を示すウェハの断面図、
第８図は同じくトレンチの側壁の絶縁膜を除去した状態
を示すウェハの断面図、
第９図は同じくゲート酸化膜を形成した状態を示すウェ
ハの断面図、
第１０図は同じくポリシリコン膜を形成した状態を示す
ウェハの断面図、
第１１図は同じくゲート電極を形成した状態のウェハの
断面図、
第１２図は同じくソース電極を形成した状態のウェハの
断面図、
第１３図は従来の横型パワーＭＯＳＦＥＴの要部を示す
模式的断面図、
第１４図は本発明者の試みたトレンチ型縦型パワーＭＯ
ＳＦＥＴのトレンチ底のブレイクダウンを説明する模式
図である。
ｌ・・・セル、２・・・半導体基板、３・・・低濃度層
、４・・・ウェル領域、５・・・ドレイン表層部、６・
・・ソース領域、７・・・ゲート酸化膜、８・・・ゲー
ト電極、９・・・絶縁膜、ｌＯ・・・ソース電極、１１
・・・トレンチ、１７・・・ｐｎ接合、１８・・・リー
チスルー層、１９・・・厚膜絶縁膜、２０・・・チャネ
ル形成層、２１・・・絶縁膜、２２・・・ドレイン電極
、２３・・・ウェハ、２４・・・絶縁膜、２５・・・Ｓ
ｉ Ｏｚ膜、２６・・・５ｔｉＮａ膜、２７・・・ポ
リシリコン膜。FIG. 1 shows a vertical power MO5FE according to an embodiment of the present invention.
FIG. 2 is a flowchart showing the manufacturing process of the vertical power MOSFET, FIG. 3 is a cross-sectional view of the wafer in manufacturing the cell part of the vertical power MOSFET, and FIG. 4 is the same. Figure 5 is a cross-sectional view of a wafer with trenches provided, Figure 5 is a cross-sectional view of a wafer with two layers of insulating films, and Figure 6 is a cross-sectional view of a wafer with the upper insulating film etched in a different direction. 7 is a cross-sectional view of a wafer showing a state in which the insulating film at the bottom of the trench has been thickened by the same <LOCO3 method, and FIG. 8 is a wafer showing a state in which the insulating film on the side wall of the trench has been removed. FIG. 9 is a cross-sectional view of the wafer with a gate oxide film formed thereon, FIG. 10 is a cross-sectional view of the wafer with a polysilicon film formed thereon, and FIG. 11 is a cross-sectional view of the wafer with a gate electrode formed thereon. FIG. 12 is a cross-sectional view of the wafer with the source electrode formed. FIG. 13 is a schematic cross-sectional view showing the main parts of a conventional lateral power MOSFET. FIG. 14 is the main part of the wafer. Trench type vertical power MO tried by the inventor
FIG. 2 is a schematic diagram illustrating breakdown of the trench bottom of an SFET. l... Cell, 2... Semiconductor substrate, 3... Low concentration layer, 4... Well region, 5... Drain surface layer portion, 6...
... Source region, 7... Gate oxide film, 8... Gate electrode, 9... Insulating film, lO... Source electrode, 11
... trench, 17 ... pn junction, 18 ... reach-through layer, 19 ... thick film insulating film, 20 ... channel forming layer, 21 ... insulating film, 22 ... drain electrode , 23... Wafer, 24... Insulating film, 25... S
i Oz film, 26...5tiNa film, 27... polysilicon film.
Claims (1)
設けられた第１導電型からなる低濃度層と、この低濃度
層の上面に設けられた第２導電型のチャネル形成層と、
前記チャネル形成層表面に部分的に設けられた第２導電
型からなるソース領域と、前記ソース領域の中央部に設
けられかつ前記チャネル形成層を貫いて前記基板に達す
る溝と、前記溝の内壁面を被うゲート酸化膜と、前記ゲ
ート酸化膜上に設けられたゲート電極とからなる縦型パ
ワーＭＯＳＦＥＴを有する半導体装置であって、前記溝
と溝との間の半導体基板と低濃度層との間には、第１導
電型からなりかつ半導体基板の不純物濃度に近似した濃
度からなるリーチスルー領域が設けられていることを特
徴とする半導体装置。 ２、前記溝は溝幅が１μｍ以下となるトレンチで形成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。 ３、前記トレンチの底部の絶縁膜はトレンチ側壁の絶縁
膜の厚さに比較して少なくとも１．５乃至２倍以上の厚
さとなっていることを特徴とする特許請求の範囲第１項
記載の半導体装置。[Claims] 1. A semiconductor substrate of a first conductivity type, a low concentration layer of the first conductivity type provided on the main surface of this semiconductor substrate, and a second conductivity layer provided on the upper surface of this low concentration layer. a channel forming layer of the mold;
a source region of a second conductivity type partially provided on the surface of the channel forming layer; a groove provided in the center of the source region penetrating the channel forming layer and reaching the substrate; A semiconductor device having a vertical power MOSFET comprising a gate oxide film covering a wall surface and a gate electrode provided on the gate oxide film, the semiconductor device having a semiconductor substrate and a low concentration layer between the trenches. A semiconductor device characterized in that a reach-through region is provided between the regions, the reach-through region being of a first conductivity type and having an impurity concentration approximating the impurity concentration of the semiconductor substrate. 2. The semiconductor device according to claim 1, wherein the groove is formed by a trench having a groove width of 1 μm or less. 3. The insulating film at the bottom of the trench is at least 1.5 to 2 times thicker than the insulating film at the side wall of the trench, as set forth in claim 1. Semiconductor equipment.
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|---|---|---|---|
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