JPH01179345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01179345A JPH01179345A JP63000486A JP48688A JPH01179345A JP H01179345 A JPH01179345 A JP H01179345A JP 63000486 A JP63000486 A JP 63000486A JP 48688 A JP48688 A JP 48688A JP H01179345 A JPH01179345 A JP H01179345A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バンプ電極を有する半導体装置の製造方法に
関する。
関する。
（従来の技術）
近時、シリコン集積回路の高機能化の要求が多い。例え
ば従来より二次元センサとして、ＣＣＤセンサが知られ
ている。これは、入射光学像を二次元的に多数配列され
た光検出素子で受け、これを時系列信号として電気信号
に変換して読み出す機能を備えた集積化センサである。
ば従来より二次元センサとして、ＣＣＤセンサが知られ
ている。これは、入射光学像を二次元的に多数配列され
た光検出素子で受け、これを時系列信号として電気信号
に変換して読み出す機能を備えた集積化センサである。
二次元の物理量を取出すセンサは従来この様な光センサ
に限られていた。最近、メカトロニクスの発達に伴って
例えば、圧力を二次元的に検知して機械に圧覚や触角の
機能を持たせる要求が高まっている。
に限られていた。最近、メカトロニクスの発達に伴って
例えば、圧力を二次元的に検知して機械に圧覚や触角の
機能を持たせる要求が高まっている。
この様な圧力センサとして、半導体のピエゾ抵抗素子が
利用される。例えば、シリコン基板に拡散抵抗素子を二
次元的に配列形成すれば、外部がら圧力が加わった時の
各部の抵抗変化を読取って、二次元的な圧力分布を知る
ことができる。この場合、圧力センサとその信号処理を
行うＣＣＤ基板を一体化するには、両者の対応する電極
を突合わせて接続する、所謂バンプ電極構造が用いられ
る。
利用される。例えば、シリコン基板に拡散抵抗素子を二
次元的に配列形成すれば、外部がら圧力が加わった時の
各部の抵抗変化を読取って、二次元的な圧力分布を知る
ことができる。この場合、圧力センサとその信号処理を
行うＣＣＤ基板を一体化するには、両者の対応する電極
を突合わせて接続する、所謂バンプ電極構造が用いられ
る。
第３図は、この様な用途に供される従来のバンプ電極型
ＣＣＤ基板の要部断面図である。この構造は次のように
して作られる。先ずＣＣＤ基板３１の表面には複数の信
号入力部３２ （３２ａ。
ＣＣＤ基板の要部断面図である。この構造は次のように
して作られる。先ずＣＣＤ基板３１の表面には複数の信
号入力部３２ （３２ａ。
３２ｂ、・・・）が形成されている。３３は５ｉ０２膜
等の絶縁膜である。この絶縁膜３３のバンプ電極を立て
るべき位置に開口を開けた後、ＴＩ膜３４、とＣｕ膜３
４□からなる下地金属膜３４を全面形成する。そしてレ
ジストパターンを形成しで、選択メッキ法によりＣｕ層
３５（３５ａ 、 ３５ ｂ 、 −＝ ）を形成し
、続いてＩｎ層３６ （３６ａ、 ３６ ｂ、・・・
）を形成する。そして形成されたバンプ電極をマスクと
して下・地金属膜３４をエツチング除去して、図の状態
が得られる。
等の絶縁膜である。この絶縁膜３３のバンプ電極を立て
るべき位置に開口を開けた後、ＴＩ膜３４、とＣｕ膜３
４□からなる下地金属膜３４を全面形成する。そしてレ
ジストパターンを形成しで、選択メッキ法によりＣｕ層
３５（３５ａ 、 ３５ ｂ 、 −＝ ）を形成し
、続いてＩｎ層３６ （３６ａ、 ３６ ｂ、・・・
）を形成する。そして形成されたバンプ電極をマスクと
して下・地金属膜３４をエツチング除去して、図の状態
が得られる。
この様な従来法においては、選択メッキ法により形成さ
れるＣｕ層３５およびＩｎ層３６のメッキ厚のバラツキ
が問題となる。即ち第３図では、ＣＣＤ基板の要部のみ
示しているが、実際の製造］−程は、大きいシリコン・
ウェーハに複数のＣＣＤ領域が配列形成され、このウェ
ーハに対して選択メッキによるバンプ電極形成が行われ
る。
れるＣｕ層３５およびＩｎ層３６のメッキ厚のバラツキ
が問題となる。即ち第３図では、ＣＣＤ基板の要部のみ
示しているが、実際の製造］−程は、大きいシリコン・
ウェーハに複数のＣＣＤ領域が配列形成され、このウェ
ーハに対して選択メッキによるバンプ電極形成が行われ
る。
この場合各領域間には分割領域があり、この分割領域の
影響で各領域の周辺部は中心部より電流密度が高くなり
、その結果、各領域の中心部と周辺部ではバンプ電極の
高さにかなり大きい差が生じてしまう。従って、各ＣＣ
Ｄチップ内でのバンプ電極の高さのバラツキが大きくな
り、信頼性上問題である。
影響で各領域の周辺部は中心部より電流密度が高くなり
、その結果、各領域の中心部と周辺部ではバンプ電極の
高さにかなり大きい差が生じてしまう。従って、各ＣＣ
Ｄチップ内でのバンプ電極の高さのバラツキが大きくな
り、信頼性上問題である。
（発明が解決しようとする課題）
以上のように従来のバンプ電極形成法では、バンプ電極
のメッキ厚にバラツキが生じる、という問題があった。
のメッキ厚にバラツキが生じる、という問題があった。
本発明は、この様な問題を解決したバンプ電極構造の半
導体装置の製造方法を提供することを目的とする。
導体装置の製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、ウエーノ＼の複数の素子領域にバンプ電極を
選択メッキ法により形成する際に、各素子領域間の各素
子領域をチップに分割するための所定幅の分割領域にも
同時に微小バンプ電極を配列形成し、その後微小バンプ
電極はサイドエツチングにより除去するようにしたこと
を特徴とする。
選択メッキ法により形成する際に、各素子領域間の各素
子領域をチップに分割するための所定幅の分割領域にも
同時に微小バンプ電極を配列形成し、その後微小バンプ
電極はサイドエツチングにより除去するようにしたこと
を特徴とする。
（作用）
本発明の方法によれば、バンプ電極形成時の選択メッキ
工程で、本来必要なバンプ電極形成領域の他、バンプ電
極が立てられる素子領域以外の領域にも微小バンプ電極
形成のためのメッキ電流が流れる。従って従来の方法と
比較して、チ・ツブ周辺へのメッキ電流の集中が緩和さ
れる。この結果、チップ内でバンプ電極のメッキ厚の均
一性が向上する。
工程で、本来必要なバンプ電極形成領域の他、バンプ電
極が立てられる素子領域以外の領域にも微小バンプ電極
形成のためのメッキ電流が流れる。従って従来の方法と
比較して、チ・ツブ周辺へのメッキ電流の集中が緩和さ
れる。この結果、チップ内でバンプ電極のメッキ厚の均
一性が向上する。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（Ｃ）は一実施例のバンプ電極型ＣＣＤ
のバンプ電極形成工程を示す断面図である。ここでは、
シリコン・ウェーハ１１のバンプ電極を立てるべき、互
いに隣接する二つの素子領域Ａ １ ｒ Ａ２の部分を
示している。素子領域Ａ Ｉ ＋ Ａ ２間の領域Ｂは
、後に各素子領域Ａ １ ＋Ａ２をそれぞれチップに分
割するために設けられている所定幅の分割領域である。
のバンプ電極形成工程を示す断面図である。ここでは、
シリコン・ウェーハ１１のバンプ電極を立てるべき、互
いに隣接する二つの素子領域Ａ １ ｒ Ａ２の部分を
示している。素子領域Ａ Ｉ ＋ Ａ ２間の領域Ｂは
、後に各素子領域Ａ １ ＋Ａ２をそれぞれチップに分
割するために設けられている所定幅の分割領域である。
第２図は、このウェーハ１１の中での素子領域Ａ （Ａ
１ ＋ Ａ２ ＋・・・）の配列と分割領域Ｂの関係
を示す平面図である。
１ ＋ Ａ２ ＋・・・）の配列と分割領域Ｂの関係
を示す平面図である。
第１図（ａ）に示すようにこのシリコン・つ工−ハ１１
には、信号入力部１２ （１２ａ、 １２ ｂ。
には、信号入力部１２ （１２ａ、 １２ ｂ。
・・・）が各素子領域Ａに形成されており、この上に信
号人力部１２に開口を持つシリコン窒化膜等の絶縁膜１
３が形成されている。この様なウェーハ上に先ず、全面
にＴｉ膜１４１、次いでＣｕ膜］４２を蒸着形成して、
下地金属膜１４とする。Ｔｉ膜１４１はバリア金属膜で
あり、Ｃｕ膜１４□はメッキ用金属膜である。この後第
１図（ａ）に示すように、下地金属膜１４上に選択メッ
キ用マスクとなるレジスト・パターン１５を形成する。
号人力部１２に開口を持つシリコン窒化膜等の絶縁膜１
３が形成されている。この様なウェーハ上に先ず、全面
にＴｉ膜１４１、次いでＣｕ膜］４２を蒸着形成して、
下地金属膜１４とする。Ｔｉ膜１４１はバリア金属膜で
あり、Ｃｕ膜１４□はメッキ用金属膜である。この後第
１図（ａ）に示すように、下地金属膜１４上に選択メッ
キ用マスクとなるレジスト・パターン１５を形成する。
レジスト・パターン１５は、図示のように素子領域Ａ内
の必要なバンプ電極形成用の開口１６ （１６ａ、１６
ｂ、−）（Ｄ他に、分割領域Ｂ内に微小バンプ電極を立
てるための微小径の開口１７ （１７ａ、１７ｂ、・・
・）を有するものとする。
の必要なバンプ電極形成用の開口１６ （１６ａ、１６
ｂ、−）（Ｄ他に、分割領域Ｂ内に微小バンプ電極を立
てるための微小径の開口１７ （１７ａ、１７ｂ、・・
・）を有するものとする。
具体的な数値例を挙げれば、必要なバンプ電極用開口１
６は各素子領域Ａ内にそれぞれ２０μｍ口で１００Ｘ１
００個設けられ、微小バンプ電極用開口１７は分割領域
Ｂ内金域に亙って６μｍ口で配列形成される。
６は各素子領域Ａ内にそれぞれ２０μｍ口で１００Ｘ１
００個設けられ、微小バンプ電極用開口１７は分割領域
Ｂ内金域に亙って６μｍ口で配列形成される。
このように選択メッキ用マスクを形成した後、第１図（
ｂ）に示すように、選択メッキ法により、Ｃｕ層１８
（１８ａ 、 １８ ｂ 、 −＝ ）を形成し、続
いてＩｎｎ層９ （１９ａ、１９ｂ、−１を形成する。
ｂ）に示すように、選択メッキ法により、Ｃｕ層１８
（１８ａ 、 １８ ｂ 、 −＝ ）を形成し、続
いてＩｎｎ層９ （１９ａ、１９ｂ、−１を形成する。
Ｃｕ層１８は、ウェーハを硫酸銅浴のＣｕメッキ液中に
浸し、室温で下地金属膜１４を電極として最初逆メッキ
を数秒間行って表面を清浄化した後、正常なＣｕメッキ
を数十分間行うことにより形成する。これにより、Ｃｕ
層１８は数十μｍ厚となる。Ｉｎｎ層９は、このＣｕ層
１８が形成されたウェーハをホウ弗化浴のＩｎメッキ液
に浸し、所定の電流値で数十分間電気メッキを行うこと
により、数十μｍの厚さに形成される。こうして、素子
領域Ａ内に必要なＩｎバンプ電極を形成すると同時に分
割領域Ｂ内にも微小バンプ電極を形成する。この後、レ
ジスト・パターン１５を除去し、バンプ電極をマスクと
して下地金属膜１４を選択エツチング除去して、第１図
（ｂ）の状態を得る。この下地金属膜１４のエツチング
時、弱酸系エツチング液を用いることにより、不要な微
小バンプ電極はサイドエツチングによって下地金属膜１
４と同時に除去して、第１図（ｃ）の状態を１ｇる。な
おこのエツチング工程は、ウェーハを垂直に保って行う
と、サイドエツチングにより除去される微小バンプ電極
金属カスが素子領域Ａの必要なバンプ電極或いはその間
に付着するので不都合である。この不都合を避けるため
に、つｊ−一ハは、バンプ電極が下になるような向きで
エツチング液に浸すことが好ましい。
浸し、室温で下地金属膜１４を電極として最初逆メッキ
を数秒間行って表面を清浄化した後、正常なＣｕメッキ
を数十分間行うことにより形成する。これにより、Ｃｕ
層１８は数十μｍ厚となる。Ｉｎｎ層９は、このＣｕ層
１８が形成されたウェーハをホウ弗化浴のＩｎメッキ液
に浸し、所定の電流値で数十分間電気メッキを行うこと
により、数十μｍの厚さに形成される。こうして、素子
領域Ａ内に必要なＩｎバンプ電極を形成すると同時に分
割領域Ｂ内にも微小バンプ電極を形成する。この後、レ
ジスト・パターン１５を除去し、バンプ電極をマスクと
して下地金属膜１４を選択エツチング除去して、第１図
（ｂ）の状態を得る。この下地金属膜１４のエツチング
時、弱酸系エツチング液を用いることにより、不要な微
小バンプ電極はサイドエツチングによって下地金属膜１
４と同時に除去して、第１図（ｃ）の状態を１ｇる。な
おこのエツチング工程は、ウェーハを垂直に保って行う
と、サイドエツチングにより除去される微小バンプ電極
金属カスが素子領域Ａの必要なバンプ電極或いはその間
に付着するので不都合である。この不都合を避けるため
に、つｊ−一ハは、バンプ電極が下になるような向きで
エツチング液に浸すことが好ましい。
このようにしてＩｎバンプ電極が形成されたウェーハは
、各ＣＣＤ領域毎のチップに分割される。
、各ＣＣＤ領域毎のチップに分割される。
そして各ＣＣＤチップは例えば、そのバンプ電極と対応
する電極を持つ圧力センサチップと一体化される。これ
は、ＣＣＤチップと圧力センサチップを平行度の高い圧
接装置を用い、それぞれ真空チャックで保持して、フォ
ーミングガス雰囲気中で所定の温度、圧力で圧接するこ
とにより行われる。
する電極を持つ圧力センサチップと一体化される。これ
は、ＣＣＤチップと圧力センサチップを平行度の高い圧
接装置を用い、それぞれ真空チャックで保持して、フォ
ーミングガス雰囲気中で所定の温度、圧力で圧接するこ
とにより行われる。
以上のようにこの実施例によれば、選択メッキ法により
、バンプ電極を立てるべき領域以外の領域に必要なバン
プ電極と同時に微小バンプ電極を立てることにより、メ
ッキ電流の均一性が向上し、この結果多数のバンプ電極
のメッキ厚の均一性が向上する。これにより、電気信号
処理までできる圧力センサ等を歩留りよく得ることがで
きる。
、バンプ電極を立てるべき領域以外の領域に必要なバン
プ電極と同時に微小バンプ電極を立てることにより、メ
ッキ電流の均一性が向上し、この結果多数のバンプ電極
のメッキ厚の均一性が向上する。これにより、電気信号
処理までできる圧力センサ等を歩留りよく得ることがで
きる。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することがきる。
を逸脱しない範囲で種々変形して実施することがきる。
［発明の効果コ
以上述べたように本発明によれば、選択メッキによるバ
ンプ電極の高さの均一性が優れた半導体装置を得ること
ができる。
ンプ電極の高さの均一性が優れた半導体装置を得ること
ができる。
第１図（ａ）〜（ｃ）は本発明の一実施例によるＣＯＤ
バンプ電極形成工程を説明するための断面図、第２図は
そのウェーハの素子領域配列パターンを示す平面図、第
３図は従来のバンプ電極形成法を説明するだめの断面図
である。 １１・・・シリコン・ウェーハ、１２・・・信号入力部
、１３・・・絶縁膜、１４・・・下地金属膜、１５・・
・レジスト・パターン、］６・・・バンプ電極形成用開
口、１７・・・微小バンプ電極形成用開口、１８・・・
Ｃｕ層、１９−Ｉ ｎ層、Ａ （Ａ ｔ 、 Ａ２ 、
−） −素子領域、Ｂ・・・分割領域。 出願人代理人 弁理士 鈴江武彦
バンプ電極形成工程を説明するための断面図、第２図は
そのウェーハの素子領域配列パターンを示す平面図、第
３図は従来のバンプ電極形成法を説明するだめの断面図
である。 １１・・・シリコン・ウェーハ、１２・・・信号入力部
、１３・・・絶縁膜、１４・・・下地金属膜、１５・・
・レジスト・パターン、］６・・・バンプ電極形成用開
口、１７・・・微小バンプ電極形成用開口、１８・・・
Ｃｕ層、１９−Ｉ ｎ層、Ａ （Ａ ｔ 、 Ａ２ 、
−） −素子領域、Ｂ・・・分割領域。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- それぞれ複数のバンプ電極が形成されるべき複数の素
子領域が配列形成され、各素子領域間に各素子領域をチ
ップとして分割するための所定幅の分割領域を有する半
導体ウェーハの各素子領域に選択メッキによりバンプ電
極を形成する工程を含む半導体装置の製造方法において
、前記選択メッキを行うためのレジスト、パターンを、
前記素子領域内の必要なバンプ電極位置に開口をもつと
同時に、前記分割領域内に微小な複数の開口をもつよう
に形成し、前記素子領域内に必要なバンプ電極を形成す
ると同時に前記分割領域内にも微小バンプ電極を形成し
た後、前記分割領域内の微小バンプ電極をサイドエッチ
ングにより除去するようにしたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000486A JPH01179345A (ja) | 1988-01-05 | 1988-01-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000486A JPH01179345A (ja) | 1988-01-05 | 1988-01-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179345A true JPH01179345A (ja) | 1989-07-17 |
Family
ID=11475099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000486A Pending JPH01179345A (ja) | 1988-01-05 | 1988-01-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100950A (en) * | 1997-01-28 | 2000-08-08 | Nec Corporation | Active matrix LCD with thin film transistor switches and method of producing the same |
-
1988
- 1988-01-05 JP JP63000486A patent/JPH01179345A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100950A (en) * | 1997-01-28 | 2000-08-08 | Nec Corporation | Active matrix LCD with thin film transistor switches and method of producing the same |
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