JPH01173500A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的な書込みおよび消去を可能とした不揮
発性半導体記憶装置（Ｅ２　ＦＲＯＭ）に関する。

（従来の技術） ２２　ＦＲＯＭは、内部に昇圧回路を有し、電源電圧（
約５Ｖ）を昇圧して高電圧（約２０Ｖ）を発生して、こ
の高電圧により電気的な書込みおよび消去を行なうよう
になっている。この場合、昇圧回路の出力を一定値に設
定するために昇圧回路の出力端子には電圧リミッタ回路
が設けられる。

これにより、安定した高電圧をデコーダ回路を介してメ
モリセルアレイに供給することができる。

ところで、Ｅ２　ＦＲＯＭに限らず、この種の製品を出
荷する場合には必ず、スクリーニングが行われる。これ
は、不良品または不良になりそうなものを判別して除外
する選別工程である。

Ｅ２　ＦＲＯＭのスクリーニングには、実際の書込み或
いは消去に用いられる高電圧よりも更に高い高電圧を印
加する、電圧加速試験が有効である。

これにより不良になりそうなメモリセルを劣化させて、
真に良品のみを選別することができる。

しかしながら、前述のように昇圧回路の、出力に電圧リ
ミッタ回路を設けると、十分高い電圧をメモリセルに印
加しようとしても、このリミッタ回路が働いてしまい、
従ってスクリーニングができない、という問題があった
。

（発明が解決しようとする問題点） 以上のように従来のＥ２　ＦＲＯＭでは、昇圧回路の出
力に電圧リミッタ回路を設けると、電圧加速試験による
スクリーニングができない、という問題があった。

本発明は、この様な問題を解決し、効果的にスクリーニ
ングを行なうことを可能としたＥ２　ＦＲＯＭを提供す
ることを目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明にかかるＥ２　ＦＲＯＭは、内部に昇圧回路、お
よびその出力電圧を所定値に設定する電圧リミッタ回路
を有し、かつスクリーニング時等に選択的にこの電圧リ
ミッタ回路の機能をオフにするリミッタオフ回路を設け
たことを特徴とする。

（作用） 本発明によれば、リミッタオフ回路によって電圧リミッ
タ回路の機能をオフにすることにより、昇圧回路の高い
出力電圧をそのままメモリセルアレイに供給し、通常の
書込み、消去時の高電圧より高い電圧による加速試験を
行なうことができる。

高電圧を外部から供給する外部端子がある場合には、そ
の外部端子からの高電圧をメモリセルアレイに供給して
やはり加速試験を行なうことができる。これにより、Ｅ
２　ＦＲＯＭのスクリーニングが可能になり、信頼性の
高いＥ２　ＦＲＯＭを出荷することができる。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＥ２　ＦＲＯＭの概略構成を示す
ブロック図である。第２図はその主要ブロック内の具体
的構成例を示している。ここでは、通常の動作モードで
必要不可欠な回路であっても、テスト・モード時に必要
ないものは一部省略しである。メモセルアレイ１は、浮
遊ゲートと制御ゲートを有する周知のメモリ・トランジ
スタＭｌ。

Ｍ２．・・・とスイッチング・トランジスタＱ１１゜Ｑ
１７．・・・を配列して構成されている。第２図では簡
単のため、２×２ビツトだけ示している。メモリセルア
レイ１の周辺には、ワード線選択を行なうロウ・デコー
ダ回路２およびビット線選択を行なうカラム・デコーダ
回路３、読出し／書込み切換回路１１等が設けられてい
る。昇圧回路４は、ｆｔ５ａｉｄ電圧ＶＣＣを２０Ｖ以
上に昇圧して書込みおよび消去用の高電圧を発生するも
のである。この実施例の昇圧回路４は、ダイオード接続
したｎチャネルＭＯＳトランジスタとキャパシタからな
る１４段のチャージ・ポンプ回路により、２３Ｖが得ら
れるようになっている。端子Ａ、Ｂには、図示しないリ
ングオシレータからの１８０°位相のずれた出力パルス
が印加される。昇圧回路４の出力は、メモリセルアレイ
１に対してブースター回路５を介して供給されるように
なっている。ブースター回路５は、その制御端子Ｃがリ
ングオシレータの出力パルスにより駆動されて、昇圧電
位を選択されたワード線、ビット線に供給する。昇圧回
路４の出力端子線はこの実施例では、外部高電圧Ｖｐｐ
　　（＝２１Ｖ）を供給するための外部端子９にも接続
されている。

昇圧回路４の出力端子には電圧リミッタ回路６が設けら
れている。ここでは電圧リミッタ回路６は、ゲートをド
レインに接続したＥタイプ、ｎチャネルの複数のＭＯＳ
トランジスタＱ６１゜Ｑ６２．・・・を直列接続して構
成されている。この直列回路は、リミッタオフ回路７と
してのＥタイプ、ｎチャネルＭＯ８）ランジスタＱ７を
介して接地されている。テスト時判別回路８は、ＯＥ（
出力イネーブル）端子である外部端子１０の信号状態に
応じてテスト時または通常動作時を判別し、その結果に
より、リミッタオフ回路７を制御するものである。この
判別回路８は、フィールド・トランジスタＱ９０をドラ
イバとし、Ｄタイプ。

ｎチャネルＭＯＳトランジスタＱ８９を負荷とするイン
バータを基本回路とする。フィールド・トランジスタＱ
９０は、厚いフィールド絶縁膜をゲート絶縁膜として用
いた、しきい値が約１０Ｖと高いｎチャネルＭＯＳトラ
ンジスタである。このインバータの出力に更にＣＭＯＳ
インバータが４段接続されている。

このように構成されたＥ２　ＦＲＯＭの動作を次に説明
する。通常動作時、出力イネーブル端子１０は、ＴＴＬ
レベルの信号即ち、０．８Ｖまたは２．４■である。こ
のとき、テスト時判別回路８のフィールド・トランジス
タＱ９０はオフであり、初段インバータ出力はＨ”レベ
ル、従って４段のＣＭＯＳインバータを経た判別回路出
力は“Ｈ＃レベルである。これにより、リミッタオフ回
路７であるＭＯＳトランジスタＱ７はオン状態であり、
リミッタ回路６は一端が接地されている。

昇圧回路４からは前述のように約２３Ｖの昇圧電位が得
られるが、リミッタ回路６が働いてその振幅が制限され
る。即ち、用いているＭＯＳトランジスタＱ６１１Ｑ６
２１　・・・のしきい値電圧にトランジスタ個数を乗じ
た電圧、いまの場合１９Ｖになると接地電位に向かって
電流パスが形成され、昇圧回路４の出力端子電圧は１９
Ｖに押えられる。

この振幅が制限された昇圧電位が、ブースター回路５を
介して、ロウ・デコーダ回路２で選ばれたワード線およ
びカラム・デコーダ回路３で選ばれたビット線にのみ供
給される。例えば、ビット線ＢＬ、が選ばれて″Ｈ″レ
ベル、ビット線ＢＬ２が非選択で“Ｌ”レベルであると
する。このときのビット線側のブースター回路の動作を
説明すれば、まず非選択のビット線ＢＬ２につながるブ
ースター回路は働かない。ビット線ＢＬ２にゲートがつ
ながるＭＯＳ）ランジスタＱ５３がオフに保たれるから
である。選択されて“Ｈ”レベルとなるビット線ＢＬｌ
にゲートがつながるＭＯＳ）ランジスタＱ５１はオンと
なり、制御端子にＣにクロックが入ることによりキャパ
シタ５１で昇圧された電位がＭＯＳトランジスタＱ５２
のゲートに与えられ、更にこのＭＯＳトランジスタＱ５
２のドレイン電圧がＭＯＳトランジスタＱ５□のゲート
に帰還されることによって、このＭＯＳトランジスタＱ
　５１＊　０５２は十分に深くオンして、昇圧電位がブ
ースター回路分更に昇圧されてビット線ＢＬｌ供給され
ることになる。ワード線ＷＬ１゜ＷＢ２側も同様である
。このようにしてビット線及びワード線の選択がなされ
る。メモリ・トランジスタが例えばトンネル書込み型で
ある場合の動作を簡単に説明すれば、例えば消去モード
でメモリ・トランジスタＭ１が選択されたとすると、そ
の制御ゲートに高電圧が印加され、ドレイン、ソースが
接地電位となって、電子が浮遊ゲートに注入される。書
込みモードでは、制御ゲートが接地電位、ドレインが高
電位となって浮遊ゲートの電子がチャネル領域に放出さ
れる。

テスト時には、ＯＥ端子１０にＩＯＶ以上の制御信号が
入力される。これにより、テスト時判別回路８の初段フ
ィールド・トランジスタＱ９０がオンし、判別回路８の
出力が“Ｌ″レベルなる。

この判別回路８の出力により、リミッタオフ回路のＭＯ
ＳトランジスタＱ７がオフとなり、リミッタ回路６は接
地電位から切離される。この結果、リミッタ回路６はそ
の機能が停止するから、昇圧回路４の出力電圧は振幅が
制限されることな（、いまの場合２３Ｖまで上昇してこ
れがブースター回路５を介してメモリセルアレイ１に供
給される。

このテスト時、デコーダ回路２，３は全て選択状態であ
り、昇圧電位は全てのワード線及びビット線に与えられ
、全メモリセルでの加速試験が行われる。この結果、不
良になりそうなメモリセルは不良になり、スクリーニン
グができる。またこのテスト時、外部端子９から外部高
電圧ＶＰＰを供給して、スクリーニング電圧を任意に変
えることができる。

以上のようにこの実施例によれば、テスト時には電圧リ
ミッタ回路の機能を停止して、昇圧回路の出力高電圧を
そのままメモリセルアレイに供給し、効果的にスクリー
ニングを行なうことができる。

第３図は、他の実施例のＥ２　ＦＲＯＭでのリミッタ回
路６、リミッタオフ回路７及びテスト時判別回路８の部
分の構成である。メモリセルアレイ部分は先の実施例と
同様であるので省略しである。

この実施例では、リミッタ回路６として、−個のＥタイ
プのｎチャネルＭｏ８）ランジスタＱ６のゲートとソー
スを接地したものを用いている。これは、ドレイン側の
表面ブレークダウン電圧を利用したもので、例えば制限
振幅１９Ｖに設定される。リミッタオフ回路７は、リミ
ッタ回路６のＭｏ３）ランジスタＱ６と昇圧回路４の出
力線間に設けられたｐチャネルＭＯＳ）ランジスタＱ７
、と、これを制御するためのブースター回路を構成する
、ＥタイプのｎチャネルＭＯＳトランジスタＱ７２１Ｑ
７３及びキャパシタＣ７からなる。

テスト時判別回路８は、フィールド・トランジスタＱ９
５をドライバとし、Ｄタイプ、ｎチャネルＭＯＳトラン
ジスタＱ９４を負荷とするインバータを用いる点は先の
実施例と同様であり、これに−段のＣＭＯＳインバータ
を設け、出力端子部にＤタイプ、ｎチャネルＭＯＳトラ
ンジスタＱ９３を設けている。

この実施例では、通常動作時、判別回路８の出力は”Ｌ
″レベルある。このとき、リミッタオフ回路７のＭＯＳ
トランジスタＱ７２はオフであり、従ってＭＯＳ）ラン
ジスタＱ７１のゲートが“Ｌ”レベルであるため、この
ＭＯＳトランジスタＱ７１はオンである。これにより、
リミッタ回路６はその機能を発揮し、昇圧回路４の出力
は１９Ｖに振幅制限されてメモリセルアレイに供給され
る。テスト時には、判別回路８の出力が“Ｈ“レベルに
なる。これにより、ブースター回路のＭＯＳトランジス
タＱ７２がオンし、クロックＡが入るキャパシタＣ７の
働きでＭＯＳトランジスタＱ７３のゲートが高電圧で駆
動され、これによりＭＯＳトランジスタＱ７３が深くオ
ンすることによってＭｏ３）ランジスタＱ７２のゲート
に正帰還がかかってこのＭｏ８）ランジスタＱ７□がさ
ら゛に深くオンする。こうしてＭＯＳトランジスタＱ７
１のゲートに昇圧回路４の出力が供給される。この結果
、ＭｏＳトランジスタＱ７１はオフとなり、リミッタ回
路６は昇圧回路４の出力端子から切離される。即ちリミ
ッタ回路６はその機能を停止し、昇圧回路４の出力電圧
がメモリセルアレイに供給される。そして先の実施例と
同様に、振幅が制限されない昇圧電位による加速試験が
行われる。

本発明は上記実施例に限られない。例えば電圧リミッタ
回路は、上述したようなＭＯＳトランジスタのしきい値
電圧を利用したもの、表面ブレークダウンを利用したも
のの他、ｐｎ接合耐圧を利用することもできる。その様
な電圧リミッタ回路を構成するｐｎ接合ダイオードの構
造例を第４図に示す。ｐ−型Ｓｉ基板４１にｎ十型層４
２及びｐ型層４３を図示のように拡散形成して、ｐｎ接
合ダイオードを構成している。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができめる。

［発明の効果］ 以上述べたように本発明によれば、昇圧回路の出力端子
に設けられる電圧リミッタ回路を選択的にオフ制御でき
るリミッタオフ回路を設けることにより、通常動作時よ
り高い電圧をメモリセルに供給してＥ２　ＦＲＯＭの加
速試験を行なうことができる。これにより、信頼性が高
く、不良確率の低いＥ２　ＦＲＯＭを提供することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥ２　ＦＲＯＭの概略構成
を示すブロック図、第２図はその具体的構成例を示す図
、第３図は他の実施例のＥ２　ＦＲＯＭの要部構成を示
す図、第４図は電圧リミッタ回路の他の構成例を示す図
である。 １・・・メモリセルアレイ、２・・・ロウ・デコーダ、
３・・・カラム・デコーダ、４・・・昇圧回路、５・・
・ブースター回路、６・・・電圧リミッタ回路、７・・
・リミッタオフ回路、８・・・テスト時判別回路、９・
・・ＶＰＰ端子（外部高電圧印加用）、１０・・・ＯＥ
（出力イネーブル）端子、１１・・・読出し／書込み切
換回路。 出願人代理人　　弁理士　鈴江武彦

Claims (3)

【特許請求の範囲】
1. （１）電気的書替え可能なメモリセルを配列したメモリ
   セルアレイと、このメモリセルアレイに書込みまたは消
   去用の高電圧を供給するための昇圧回路と、この昇圧回
   路の出力電圧を所定値に制限する電圧リミッタ回路と、
   この電圧リミッタ回路の機能を選択的にオフするリミッ
   タオフ回路とを備えたことを特徴とする不揮発性半導体
   記憶装置。
2. （２）前記メモリセルアレイに高電圧を供給するための
   外部端子を有する特許請求の範囲第１項記載の不揮発性
   半導体記憶装置。
3. （３）テスト時判別回路を有し、この判別回路の出力に
   より前記リミッタオフ回路が制御される特許請求の範囲
   第１項記載の不揮発性半導体記憶装置。